Contador vhdl

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Tarea: Contador Ascendente y Descendente
A partir del código visto en la clase se creó el siguiente programa, donde mediante 2 variables se especifica si el dispositivoestá apagado o encendido y si el contador va a contar ascendente o descendentemente. A continuación se muestra el código obtenido:
Library ieee;
Useieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Entity contador is port(
CLK: in std_logic;
B: inout std_logic;
E: in std_logic;
Q: inoutstd_logic_vector(3 down to 0));
Architecture contador1 of contador is
Signal A: std_logic_vector(25 down to 0);
Begin
Uno: processs(CLK)
Begin
If(CLK’ event andCLK=’1’) then
A<=A+1;
End if;
B<=A(25);
End process uno;
Dos: process(B)
Begin
If(E=”0”) then
If(B’ event and B=’1’) then
Q<=Q+1;
End if;
If(Q=”1010”) thenQ<=’0000’;
End if;
Else
If(Q=”0000”) then
Q=’1010’
End if;
If(B’ event and B=’1’) then
Q<=Q-1;
End if
End process dos;
End conta1;
De esta forma logramosque el contador cuente ascendente y descendentemente dependiendo de la variable E, si está en 0, el contador irá ascendente, y si está en 1 el contador irá descendente, yen ambos casos llegando al valor límite se reinicia el contador.
Por otra parte, mediante la variable A logramos modificar la frecuencia del reloj de la FPGA, y estafrecuencia es depositada en la variable B, permitiéndonos tener un contador visible al ojo humano.
Por último, el programa anterior debe seguir la frecuencia para generar unprograma con extensión .bit, la cual se podrá cargar en el FPGA con las salidas y entradas asignadas en el para que se pueda observar el programa funcionando.
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