disciplina

descripción

La CPU plasma es un pequeño sintetizable 32-bit microprocesador RISC. En la actualidad está ejecutando un servidor web en vivo con un controlador de interrupciones, UART, SRAM o DDR SDRAM controlador y el controlador Ethernet. La CPU ejecuta todas Plasma MIPS I (TM) las instrucciones de modo de usuario excepto carga no alineados y operaciones de almacén (véase "Limitacionesevitar" más abajo).Esta "sala limpia" núcleo de la CPU se lleva a cabo en VHDL, ya sea con una tubería de dos o tres etapas. Está funcionando a 25 MHz en una FPGA Xilinx y también se verifica en un FPGA de Altera.
Historias de éxito
La CPU de plasma junto con el RTOS Plasma y protocolo TCP / IP se están ejecutando un servidor Web en vivo en una FPGA Xilinx.

Ejemplo didáctico

La CPU se implementacon una línea de dos o tres con una etapa adicional opcional de memoria de lectura y escritura. (Uso de la tubería de tres etapas permite "pipeline.vhd" que retrasa algunas señales de control a la etapa siguiente.) Una instrucción ADD se tome las siguientes medidas:

Etapa # 0:

1. El "pc_next" entidad pasa el contador de programa (PC) a la "mem_ctrl" entidad que obtiene el código deoperación de la memoria.
Etapa # 1:
2. La memoria devuelve el código de operación.
Etapa # 2:
3. "Mem_ctrl" pasa el código de operación para el "control" de la entidad.
4. "Control" convierte el código de operación de 32-bit a un código de operación de 60 bits VLWI y envía señales de control a las otras entidades.
5. Basado en la rs_index y señales de control rt_index, "reg_bank" envía el reg_source32-bit y reg_target a "bus_mux".
Etapa # 3 (parte de la etapa # 2 si se utiliza tubería de dos etapas):
6. Sobre la base de la a_source y b_source señales de control ", bus_mux" reg_source multicines en a_bus y reg_target en b_bus.
7. Sobre la base de las señales de control alu_func, "alu", añade los valores de a_bus y b_bus y sitúa el resultado en c_bus.
8. Sobre la base de las señales decontrol c_source, multicines "bus_mux" c_bus en reg_dest.
9. Basado en la señal de control rd_index, "reg_bank" reg_dest guarda en el registro correcto.
Etapa # 4 (parte de la etapa # 3 si se utiliza tubería de dos etapas):
10. Leer o escribir en la memoria si es necesario.

Plasma Versión 3 Características

La versión de Plasma 3 núcleos ahora contiene un puerto serie bidireccional, elcontrolador de interrupciones y el cronómetro de hardware. La versión 3.5 añade un controlador DDR SDRAM, MAC Ethernet y la interfaz de Flash. No es C y código ensamblador para el sistema operativo de plasma en tiempo real - un RTOS preventiva apoyando plenamente las discusiones, los semáforos, exclusiones mutuas, colas de mensajes, temporizadores, pilas, un gestor de interrupción, ANSI C de biblioteca,biblioteca de punto flotante de precisión simple, TCP / pila de protocolos IP, y el servidor Web.

Lista de archivos

PROPÓSITO ARCHIVO (Directorio: VHDL)
opcodes code.txt de entrada para el banco de pruebas - test.axf "convertido"
Constantes mlite_pack.vhd y Paquete de Funciones
Banco de Pruebas tbench.vhd que utiliza plasma.vhd
plasma_if.vhd interfaz de nivel superior para Xilinx FPGAde Altera o
plasma_3e.vhd interfaz de nivel superior de Xilinx Spartan-3E con DDR
-Ddr_ctrl.vhd DDR controlador
-Plasma.vhd núcleo de la CPU con la memoria RAM y el UART
- Cache cache vhd 4KB Facultativo.
-. Vhd ram RAM interna para Altera FPGA
-. Ram_xilinx vhd RAM interna para Xilinx FPGA
-. UART UART vhd (CPU puede poner en pausa si es necesario)
-. Eth_dma vhd MAC Ethernet con DMA
-.Mlite_cpu vhd de primer nivel para VHDL núcleo de la CPU
--- Alu. Vhd Unidad aritmética lógica
--- Bus_mux. Vhd Unidad Multiplex BUS
--- Control. Decodificador Opcode vhd
--- Mem_ctrl. Controlador de memoria vhd
--- Mult. Vhd Multiplicación y División de la Unidad
--- Pc_next. Vhd Unidad de contador de programa
--- Reg_bank. Banco Registrarse vhd para 32, 32-bit Registros
Palanca de...