Diseño, implementación y simulación de un circuito en lógica combinacional

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Universidad Nacional de Educación a Distancia Práctica de Fundamentos de Sistemas Digitales
Datos Personales

Alumno: Pedro David Covisa Requejo DNI: 50.193.290 Nº de matrícula: 106539 Centro asociado: Las Tablas Tutor: José Félix Estivariz López
A-E.1.2. Diseño, Implementación y Simulación de un Circuito en Lógica Combinacional.

Enunciado A-E.1.2: Disponemos de una palabra de 4 bits (P3,P2, P1 y P0) y de una señal adicional, x, con las que queremos controlar el funcionamiento de una Unidad Aritmético Lógica, pero la programación de la ALU no depende directamente de estas señales sino de la paridad o no de la palabra junto con el valor “0” o “1” de la variable x. Así, el criterio para controlar las operaciones que realiza la ALU sobre las 2 palabras de 4 bits [A(A3, A2, A1, A0) yB(B3, B2, B1, B0)] es el siguiente: a) Si la palabra es par y x=1, la ALU hace la operación aritmética sin acarreo A PLUS AB . b) Si la palabra es par y x=0, la ALU hace la operación lógica A ⊕ B . c) Si la palabra es impar y x=1, la ALU hace la operación aritmética con arrastre A PLUS B PLUS 1. e) Si la palabra es impar y x=0 entonces la ALU debe ponerse a 0. Diseñe el circuito del codificador yúselo para controlar las operaciones de la ALU que se han especificado. Pasos seguidos para la realización de esta práctica divididos en 2 fases: 1ª Fase (Generador de Paridad)       Tabla de Verdad del Circuito Generador de Paridad (Teórica). Función lógica siguiendo la tabla de verdad. Simplificación por Diagrama de Karnaugh. Implementación del Circuito con compuertas AND, NOT y OR. Diseñoen PSpice del circuito. Cronograma final con señales de entrada y salida del generador de paridad.

2ª Fase (Conexión a la ALU)        Tabla de Verdad de la conexión del circuito generador de paridad a la ALU (Teórica). Conexiones a la ALU siguiendo tabla de verdad teórica. Cronograma final con señales de entrada, control y salidas. Tabla de Verdad (Práctica) siguiendo la generación deseñales del Cronograma. Comparación de Tablas de Verdad. Detalles de 1 operación de cada tipo (2 algebraicas y 2 lógicas). Verificación del circuito funcionando correctamente.

1ª FASE: (Generador de Paridad) Tabla de verdad teórica del circuito Generador de Paridad
P3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 P2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 P1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 P0 0 1 0 1 0 1 0 1 0 1 0 10 1 0 1 Paridad 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0

Función Lógica

̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅ ̅̅̅̅

Simplificación mediante diagrama de Karnaugh
P3 P2\P1 P0

00 0 1 0 1 1 0 1 0

01 0 1 0 1

11 1 0 1 0

10

00 01 11 10

No se puede simplificar Utilizo puertas AND, NOT y OR para implementar el Generador de Paridad en PSpice. Implementación del Generador de Paridad en PSpice
Relojes para generación de P3, P2, P1 y P0 configurados en 4, 2, 1, 0.5ms. Transient Analisys: Print Step en 20ns y Final Time: 20ms

Cronograma del Generador de Paridad

2ª FASE: (Conexión a la ALU) Tabla de Verdad (Teórica) de conexión del circuito a la ALU
A3 B3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A1 B1 0 0 11 0 0 1 1 0 0 1 1 0 0 1 1 A0 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Par 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 X 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 S3 0 1 1 0 1 0 0 1 0 0 0 0 0 0 0 0 S2 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 S1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 S0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 CN 1 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 M 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 F3 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 F2 0 0 1 0 0 1 1 1 0 00 0 0 0 0 0 F1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 0 F0 0 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0

Conexiones a la ALU siguiendo la tabla de verdad teórica
S0: Conectada a la salida del Generador de Paridad Directamente ya que coinciden correctamente las tensiones altas y bajas para cada operación. S1: Conexión directa a la salida del reloj de la variable X. S2 Conexión a la salida de la Paridad Negada...
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