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MONTAJE DE CIRCUITOS LOGICOS



Decodificador BCD 7 segmentos.

Introducción.
Esta practica es de un decodificador bcd 7segmentos en el cual esta incluida su tabla de verdad, descripciónen vhdl y su asignación de pines hecha en galaxy.
El Objetivo.
El objetivo es que aprendiéramos a hacer un decodificador bcd a 7 segmentos asiendo su descripción, simulación y asignación de pinespara despues hacer el circuito y sus conexiones correspondientes al dip y al display catodo común.
Desarrollo.
tabla de verdad del decodificador:

Entradas. | Salidas. | decimal |
ABCD | abcdefg| 0-9 |
0000 | 1111110 | 0 |
0001 | 0110000 | 1 |
0010 | 1101101 | 2 |
0011 | 1111001 | 3 |
0100 | 0110011 | 4 |
0101 | 1011011 | 5 |
0110 | 1011111 | 6 |
0111 | 1110000 | 7 |
1000 |1111111 | 8 |
1001 | 1111011 | 9 |

descripción en VHDL:
library IEEE;
use IEEE.std_logic_1164.all;
--descripcion en caja negra
entity BCD_7 is
PORT(
B:in std_logic_vector(3 downto 0);s:out std_logic_vector(6 downto 0)
);
end BCD_7;
architecture completa of BCD_7 is
begin
process (B)
begin
case B is
when "0000" =>s<="1111110";
when "0001" =>s<= "0110000";
when "0010" =>s<= "1101101";
when "0011" =>s<= "1111001";
when "0100" =>s<= "0110011";
when "0101"=>s<= "1011011";
when "0110" =>s<= "1011111";
when "0111" =>s<= "1110000";
when "1000" =>s<= "1111111";
when "1001" =>s<= "1111011";
whenothers =>s<= "0000000";
end case;
end process;
end completa;

C22V10

b(3) =| 1| |24|* not used
b(2) =| 2||23|= s(6)
b(1) =| 3| |22|= s(1)
b(0) =| 4| |21|= s(4)
not used *| 5| |20|* not used
not used *| 6|...
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