Fpga
Especificaciones: 1. Todos los elementos deben funcionar de forma síncrona según una señal externa de reloj, activándose por flanco positivo de la misma.
2. Todas las señales de control, así como la entrada y salida de datos y la salida de dirección, corresponden a señales externas suministradas en un archivo de banco de pruebas. Además, se deberán habilitar señales para monitorizar en el banco de pruebas el valor a la salida de cada uno de los registros frente al tiempo.
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3. Entidades que deben definirse obligatoriamente y nivel de descripción a emplear. (Cada
entidad debe implementarse en un archivo de código independiente con el nombre de la entidad y extensión vhd): • • • "rutadatos". Nivel de descripción: estructural. "arch_registros" (archivo de registros). Nivel de descripción: estructural. "unid_func" (unidad funcional). Nivel de descripción: estructural. "alu". Nivel de descripción: estructural. "circ_arit" (circuito aritmético de la ALU). Nivel de descripción: estructural. "circ_logic" (circuito lógico de la ALU)."desplazador".
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4. Además, pueden definirse las entidades adicionales necesarias, con el nivel de descripción que
se desee (puertas lógicas básicas, multiplexor, descodificador, etc.). 5. La longitud de los datos con los que se opera (longitud de los registros y los buses de datos, etc.) debe definirse como parámetro genérico. Su valor se debe suministrar únicamente una vez, en el banco de pruebas. Operaciones a efectuar en la verificación del sistema: 1. Implementar la ruta de datos para una longitud de bus y registros n = 4 bits. Inicialmente el valor de los 4 registros se pondrá a cero. El sistema deberá ejecutar las siguientes operaciones: t (ns) 20 40 60 80 100 120 Evento R0 Entrada de datos = “1010” R1 Entrada de datos = “1100” R2 R1 – R0R3 R2 XOR R1 R3 no(R3) R0 R0 + (constante=”0011”)
2. Extender el mismo modelo para usar una longitud de bus y registros n = 8 bits. Inicialmente el valor de los 4 registros se pondrá a cero. El sistema deberá ejecutar las siguientes operaciones: t (ns) 20 40 60 80 100 Evento R0 Entrada de datos = “11001100” R1 Entrada de datos = “00110011” R2 R0 R1 R3 R2 XOR (constante=”11110000”)R3 R3 SLL 1 (desplazamiento lógico a la izquierda de 1 bit)
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En ambos casos, monitorizar el valor de los registros y señales del sistema frente al tiempo, verificando el correcto funcionamiento del mismo al ejecutar las operaciones citadas. La verificación del sistema, en ambos casos, debe detallarse en la memoria según el formato indicado a continuación (apartado 7). Formato de la memoria a entregar: 1. Documentación. Debe constar de: • • Portada Índice
1. Introducción: breve descripción general de la práctica. 2. Objetivos: objetivos generales que se pretende alcanzar por medio de la práctica. 3. Materiales: materiales empleados (herramientas software, ejemplos de clase, bibliografía…)
4. Especificación del sistema: descripción de todos los componentes del sistema que se
pretende modelar. La descripción de cada componente debe contener: • • Indicación de la funcionalidad que realiza el componente. Diagrama de bloque del componente mostrando todas sus entradas y salidas. Nombre, tipo e indicación breve de para qué sirven todas sus entradas y salidas.
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