Practica 5

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Práctica 5
3 LAYOUT DE CIRCUITOS CMOS
5.1 Objetivos Usar herramientas CAD para diseño de patrones geométricos de Circuitos Integrados y revisión de reglas de diseño.3.2 Equipo y material • • Equipo de cómputo Software L-Edit

5.3 Procedimiento 5.3.1.- Usar L-Edit para crear los siguientes patrones, y correr DRC para checar el layout.Corregir cualquier violación a las reglas de diseño que se encuentre. a) Dos lineas paralelas de POLY que son de 2µm de ancho y separadas por 1µm. b) Dos lineas paralelasde POLY que son de 1µm de ancho y separadas por 2µm c) Dos lineas paralelas de POLY que son de 2µm de ancho y separadas por 2µm d) Dos lineas paralelas de METAL que son de2µm de ancho y separadas por 3µm e) Una linea de POLY de 2µm de ancho y que es paralela a una linea de METAL1 de 3µm de ancho, y separadas las lineas por 2µm. 5.3.2.-Usar los valores de las tablas para computar los valores de Rline y Cline para interconexiones hechas como sigue: a) Una linea de POLY que es 2µm de ancho y 41µm de largo. b)Una linea de METAL que es 3µm de ancho y 70µm de largo. Tabla 1. Valores de resistencia sheet LAYER POLY Ndiff Rs[ / 22 35

Pdiff 75

METAL1 0.05

METAL2 0.03Tabla 2. Valores de capacitancia de interconexion Layer to POLY Ndiff Pdiff METAL1 Sustrato 0.058 0.122 0.347 0.026 POLY 0.040 METAL1

METAL2 0.016 0.021 0.036

UnidadesfF/µm2 fF/µm2 fF/µm2

Borde

0.451

0.210

fF/µm2

5.3.3.- Diseñar el Layout de un inversor CMOS usando las reglas de diseño SCNA para una tecnología de 2µm. •Los resultados a entregar en el reporte de la practica debe incluir las reglas de diseño para la tecnología utilizada, layouts y conclusiones de la rutina DRC.

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