Programa verilog
Páginas: 2 (462 palabras)
Publicado: 21 de mayo de 2010
FUNCIONAMIENTO DEL PROGRAMA
Se desea construir un sistema que reciba dos números A y B de 8 bits cada uno y deberá devolver una salida R también de 8 bits, y se contará con una salida C que seráel acarreo del arreglo.
El sistema podrá operar en dos modos, manual y automático.
En modo manual es leerá la estrada SR, si SR es uno, R será la suma de A y B, si SR es cero, R será la restaA-B.
En modo automático si A>B, R será la resta A-B. si A B o B > A, que son requeridas para el modo automático, para ello tenemos una configuración básica de un comparador:
Pero como para nuestropropósito nosotros necesitamos solamente saber cuando A es mayor que B se puede simplificar a:
Su esquema en lenguaje Verilog y el resultado simulado es el siguiente:
MULTIPLEXOR DE CONTROLDE CA2 El diagrama de compuestas lógicas de un Mux es el siguiente:
Donde S es la entrada de selección del multiplexor, Di0 y Di1 son las entradas de datos y Yi la salida del mux. Sin embargo comoestamos tratando con números de 8 bits, se necesitan 8 mux en cascada para poder controlar todos los bits de B. Por lo tanto el sistema quedaría de la siguiente manera:
Su esquema en lenguajeVerilog y el resultado simulado es el siguiente:
COMPLEMENTADOR A2 DE B Para el complementador A2 de B tenemos la lógica de la siguiente forma:
Donde Pi es la variable que nos dice si ya se haencontrado un 1 lógico en el número estudiado y Po será la línea que comunique a las siguientes redes si ya ha sido encontrado el primer uno para complementar las entradas. Co es la salida delcomplementador. Como se necesita complementar 8 bits, el sistema completo quedaría de la siguiente manera:
Su esquema en lenguaje Verilog y el resultado simulado es el siguiente:
SUMADOR DE A Y BFinalmente tenemos el sumador de A y B, ya sea B normal o complementado, para este circuito tenemos la siguiente lógica:
Donde Ci es el acarreo inicial de la suma, Si es la suma resultante y Co es el...
Se desea construir un sistema que reciba dos números A y B de 8 bits cada uno y deberá devolver una salida R también de 8 bits, y se contará con una salida C que seráel acarreo del arreglo.
El sistema podrá operar en dos modos, manual y automático.
En modo manual es leerá la estrada SR, si SR es uno, R será la suma de A y B, si SR es cero, R será la restaA-B.
En modo automático si A>B, R será la resta A-B. si A B o B > A, que son requeridas para el modo automático, para ello tenemos una configuración básica de un comparador:
Pero como para nuestropropósito nosotros necesitamos solamente saber cuando A es mayor que B se puede simplificar a:
Su esquema en lenguaje Verilog y el resultado simulado es el siguiente:
MULTIPLEXOR DE CONTROLDE CA2 El diagrama de compuestas lógicas de un Mux es el siguiente:
Donde S es la entrada de selección del multiplexor, Di0 y Di1 son las entradas de datos y Yi la salida del mux. Sin embargo comoestamos tratando con números de 8 bits, se necesitan 8 mux en cascada para poder controlar todos los bits de B. Por lo tanto el sistema quedaría de la siguiente manera:
Su esquema en lenguajeVerilog y el resultado simulado es el siguiente:
COMPLEMENTADOR A2 DE B Para el complementador A2 de B tenemos la lógica de la siguiente forma:
Donde Pi es la variable que nos dice si ya se haencontrado un 1 lógico en el número estudiado y Po será la línea que comunique a las siguientes redes si ya ha sido encontrado el primer uno para complementar las entradas. Co es la salida delcomplementador. Como se necesita complementar 8 bits, el sistema completo quedaría de la siguiente manera:
Su esquema en lenguaje Verilog y el resultado simulado es el siguiente:
SUMADOR DE A Y BFinalmente tenemos el sumador de A y B, ya sea B normal o complementado, para este circuito tenemos la siguiente lógica:
Donde Ci es el acarreo inicial de la suma, Si es la suma resultante y Co es el...
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