Tecnologia

Páginas: 3 (597 palabras) Publicado: 18 de septiembre de 2012
Probl3

TLP & DLP
Arquitectura e Computadores
Valentin Puente

Ingeniería

de

10
Revision 0.2: 07/05/2010

TLP & DLP

Probl3

1

MULTIPROCESADOR BASADO EN BUS
Dado el sistemamultiprocesador representado en la figura siguiente, donde cada procesador tiene una única cache privada y donde se emplea un protocolo de coherencia MSI basado en bus similar al visto en clase. Lascaches son de mapeo directo con 2 palabras por bloque. Para simplificar la ilustración los tags incluyen la dirección completa del bloque. ¿Cuál es el estado final de la cache y la memoria después decada una de las 1 siguientes operaciones ? i. ii. iii. iv. v. P15: read @118 P15: write @118  80 P0: read @128 P1: write @108  80 P0: write @108  80

1

La notación empleada es P#: operación@dirección [ valor], donde P# es el procesador que inicia la operación.

2

Assuming the parameters in Figure 4.41: a. [20] How significant would this optimization be for an in-order core? b. [20]How significant would this optimization be for an out-of-order core? TLP & DLP
Probl3

Case Study 3: Simple Directory-Based Coherence
Concepts illustrated by this case study

2

MULTIPROCESADORBASADO EN BUS 2 I Directory Coherence Protocol Transitions
I I

Coherence Protocol Performance Repetir el problema anterior en el caso de disponer un procolo de cohercia cache Coherence ProtocolOptimizations con estado Exclusivo

3

MULTIPROCESADOR BASADO EN DIRECTORIO processor has a single direct-mapped cache that holds four blocks each holding two
words. To simplify the illustration,the cache address tag contains the full address and each multiprocesador representado en la Ilustración 1 asumiendo on Dado el word shows only two hex characters, with the least significant word que elcontenido the right. cache y states are denoted indicado. I for parte de este ejercicio emplea la de cada The cachela memoria es el M, S, and Cada Modified, Shared, and Invalid. notación que en el...
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