3erlabee635m

TERCER LABORATORIO DE SISTEMAS DIGITALES I
EE 635M (9/5/14)
1) Usando el comparador de magnitud 74x682 y puertas lógicas implantar en un
protoboard siguientes condiciones de igualdad y/odesigualdad. PNEQ, PEQQ,
PGTQ, PGEQ, PLEQ, y PLTQ.

2) Usando la herramienta EDA Max Plus II de Altera, construir un restador de 4 bits a
partir del sumador completo de 1 bit, el cual debe ser creado conpuertas lógicas
incluyendo un or-exclusivo, este proyecto debe tener el nombre de sumador1bit, el
archivo gráfico que construirá es sumador1bit.gdf, debe realizar la comprobación
realizando una simulacióna partir del archivo que sumador1bit.scf que editará.
Para crear el símbolo de su diseño con el archivo sumador1bit.gdf abierto, hacer
click en file y luego en la opción Create Default Symbol.
Luegoen la misma carpeta de trabajo debe crear el proyecto restador4bit, para
crear el diseño gráfico usará cuatro veces el símbolo creado del sumador1bit y las
puertas que necesite. Para números consigno interpretar el resultado para A <= B
y para A >= B.
3) Usando la herramienta EDA Max Plus II de Altera, construir y simular un
multiplicador de 2 bits usando puertas lógicas y sumadores completo de1 bit.
Además se pide implantar su diseño en un protoboard.
4) Usando la herramienta EDA Max Plus II de Altera, comprobar, mediante
simulación el funcionamiento de la ALU 74x181 para los casos quese indiquen.
Los grupos pares usarán M = H y los grupos impares M = L y (Cn)’ = H. Se pide
que hagan lo mismo usando un protoboard.
5) Usando la herramienta EDA Max Plus II de Altera y el lenguaje dedescripción de
hardware VHDL, dar la especificación completa del codificador de prioridad
74x148 y realizar la simulación.
Nota: Para todas las simulaciones utilizar un end time de 600 ns y un gridesize de 10 ns.
El informe previo consiste en el desarrollo de cada pregunta. El informe final consiste en
la implementación de las preguntas 1), 3) y 4). Además debe incluirse las observaciones y...