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INSTITUTO POLITECNICO NACIONAL
ESCUELA SUPERIOR DE INGENIERIA MECANICA Y ELECTRICA
INGENIERIA EN COMUNICACIONES Y ELECTRONICA
1er parcial Grupo 5CM11

C. DIGITALES
SOLUCION
Prof. SalvadorSaucedo

Duración: 1h.30m
1.

Sept. de 2012

Calcular: a) tabla de verdad y b) formas canónicas SOP y POS del circuito lógico para F(A, B, C, D). (2.0 p)

Sistema Combinacional
Nombre delSistema Combinacional : ex1_prob1G11
F = A*~B*D + C*D + ~(A^B)
Variables de Entrada :
A=A B=B
C=C D=D
Variables de Salida :
F1 = F
Tabla de Verdad
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Prof. S. Saucedo

F
1
1
1
1
0
00
1
0
1
0
1
1
1
1
1

1/5

Sep/2012/ICE

Diagramas de Veitch-Karnaugh
F
AB
CD

00
1
1
1
1

00
01
11
10

01
0
0
1
0

11
1
1
1
1

10
0
1
1
0

∑(
Formanormal disyuntiva (SOP)
F: 0, 1, 2, 3, 7, 9, 11, 12, 13, 14, 15
Forma normal conjuntiva (POS) ∏ (
F: 4, 5, 6, 8, 10

)
)

2.
La figura siguiente muestra un restador para dos números binariosde dos bits cada uno (x1 x0, y1 y0) y produce
el resultado de la resta de ambos en b, r1, r0. a) Tabla de Verdad y b) Diseñar el circuito para b utilizando únicamente
compuertas NAND. (2.0 p)Nombre del Sistema Combinacional : restadorNAND
Variables de Entrada :
A = x1 B = x0
C = y1 D = y0
Variables de Salida:
F1 = b F2 = r1
F3 = r0
a) Tabla de Verdad
A
0
0
0
0
0
0
0
0
1
11
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Prof. S. Saucedob r1 r0
000
111
110
101
001
000
111
110
010
001
000
111
011
010
001
000
2/5

Sep/2012/ICE

Diagrama de Veitch-Karnaugh
F1 - b
x1x0
y1y0
00
01
11
10

00
0
1
1
1...