Arquitectura Isa

Unidad 5
Caso de Estudio

Arquitectura ISA
Técnicas Digitales II
UTN-FRM
Ver. 1.0-NOV-99

Introducción
• Se presenta la Arquitectura ISA.
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–
–

Arquitectura ISA como máquina multinivel
Nivel de Lógica Digital: La familia INTEL 80x86
Modelo Estructural de la IBM PC
Modelos Funcional y Estructural del bus ISA
Distintos buses de computadoras comerciales
Análisis de losbuses más usuales en la PC

• Bibliografía
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–

“Introducción al Bus ISA”, Gustavo Mercado, UTN-FRM, 1999.
“Microprocessors”, INTEL, 1992
“Lenguaje Ensamblador para Microcomputadoras IBM”, J. Terry Godfrey, PHH
“PC-AT Technical Reference” IBM, 1985

• Autor:
–

07/11/99

Ing. Gustavo Mercado (gmercado@frm.utn.edu.ar)

UNIDAD 5 TD II FRM UTN

2

1

ISA Multi NivelLenguajes de Alto Nivel
Programas de Aplicación

Aplicación

Sistema Operativo

Máquina Convencional

DOS/UNIX/OS-2
Basic Input/Output
Bus ISA (Arquitectura Abierta 80x86)
Estructura interna (Memoria, CPU y E/S)
Lenguaje 80x86

Micro programación
Intel 80x86
Lógica Digital

07/11/99

UNIDAD 5 TD II FRM UTN

3

Intel 80x86
Registro
Acumulador
Registro
Base
RegistroContador
Registro
de Datos
Puntero
de Base
Puntero de
Instrucciones
Puntero
de Pila

15

0

DH

DL

15

07/11/99

Segmento
de Datos

Registro de
Propósito General

Segmento
Extra

Registro de
Offset

Segmento
de Pila

Registro de
Offset

Segmento
de Código

SP

Registro de
Offset

15

0

Banderas

0

15

15

Registro de
Propósito General

015

15

Indice
Fuente

DX

CL

Registro de
Propósito General

IP

CH

Indice
Destino

CX

BL

15

Registro de
Propósito General

BX

AL

BH

AX

BP

AH

0

0

0

0

DI

SI

15

15

UNIDAD 5 TD II FRM UTN

Registro de
Segmento

CS

15

Registro de
Segmento

SS

15

Registro de
Segmento

ES

15

Registro de
OffsetDS

15

Registro de
Offset

Registro de
Segmento

0

0

0

0

0

0

4

2

Intel 80x86 Arquitectura

TEST

Data Pointers
and Index Regs
(8 Words)

INT
NMI
RQ/GT 0..1

Segment Regs and
Instruction Pointers
(5 Words)

2

HOLD

BHE/S7

HLDA

CONTROL
&
TIMING

CLK
RESET

4
16

BUS
INTERFACE
UNIT

READY
MM/MX

A19..A15
AD15..AD03

GND,VCC

3

S2,S1,S0

2

DT/R,DEN,ALE

3

QS0,QS1

INTA,RD,WR

3

16 Bit ALU
6-Byte
Instrution Queue

FLAGS

LOCK

07/11/99

UNIDAD 5 TD II FRM UTN

5

Intel 80x86 Organización de Memoria
FFFFFH

64 K

SEGMENT
REGISTER FILE
+OFFSET

CODE SEGMENT

15

STACK SEGMENT

3

0

OFFSET

CODE SEGMENT

15

11

0
SEGMENT

0

STACK SEGMENT19

DATA SEGMENT

0

+
=

EFECTIVE ADDRESS

DATA SEGMENT
EXTRA SEGMENT

EXTRA DATA
SEGMENT

00000H

07/11/99

UNIDAD 5 TD II FRM UTN

6

3

PC Máquina Convencional
BUS DE DATOS

RAM

BUS DE DIRECCIONES

ROM

PIC

DMA

TIMER

BUS ISA

CPU
80x86

16 BITS

24 BITS

Co-Procesador
80x87
PC
PC
IBM PC
IBM PC
IBM XT
IBM XT
PC AT
PC AT
PC 386PC 386
PC 486
PC 486
PC Pentium
PC Pentium

Procesador
Procesador
8088 /8086
8088 /8086
8088 /8086
8088 /8086
80286
80286
80686
80686
80486
80486
Pentium
Pentium

07/11/99

Peripheral Interrupt
Controller

Direct Access
Memory Controller

• Intel 8259
• Dos PIC (PC AT)
• (-1) Interrupciones
16
Disponibles

• Intel 8257
• Dos DMA (PC AT)
•
8(-1) CanalesDisponibles

UNIDAD 5 TD II FRM UTN

7

PC Organización de Memoria
Address
000000 07FFFF
080000 09FFFF
0A0000 0BFFFF
0C0000 0DFFFF
0E0000 0EFFFF

Name
512 System Board
128K
128K Video RAM
128K I/O Expansion ROM
64 K reserved on system
board
0F0000 0FFFFF 64 K ROM on system
board
100000 FDFFFF Maximum memory 15MB
FE0000 FEFFFF 64 K reserved on system
board
FF0000 FFFFFF 64 K...