asignacion de pines

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OBJETIVOS

Los objetivos a desarrollar con la práctica de laboratorio son:

Conocer las herramientas para obtener la síntesis de un proyecto de VHDL e interpretar el resultado dado por elsoftware.
Asignar los puertos de entrada/salida del Chip XC3S100E, cargar el programa en la FPGA y verificar en la tarjeta de desarrollo el funcionamiento del proyecto diseñado.


EQUIPOS YMATERIALES

Computador con el software requerido
Tarjeta de desarrollo Bassys 2
Cable de comunicación JTAG/paralelo
Un adaptador para la tarjeta de desarrollo


RECOMENDACIONES

Para el buendesarrollo de la práctica tenga en cuenta las siguientes recomendaciones:

Lea con anterioridad al desarrollo de la práctica, la guía de laboratorio.
Sea cuidadoso con los equipos y materialesutilizados en la práctica.
Al final de la práctica haga entrega del computador y material asignado, llamando al laboratorista encargado para su revisión previa (faltando 7 minutos para terminar la clase).PROCEDIMIENTO

Pasos para obtención de la síntesis de un proyecto VHDL en ISE WebPACK 9.2i

1. Luego de crear un proyecto en el software ISE WebPACK 9.2i con sus respectivas unidades básicas dediseño VHDL, simule y verifique el correcto funcionamiento del proyecto creado.

2. Ubique en el área de trabajo del software la ventana Processes y despliegue el menú de herramientas de ImplementDesign. Luego despliegue el menú de Synthesize - XST y de doble clik sobre la herramienta View RTL Schematic. Observe imágenes adjuntas en la siguiente página.





3. El software entrega laestructura de Alto Nivel – general- de la entidad definida (Design Object of Top Level Symbol) y a partir de esta, dando doble clik sobre el símbolo, se puede ver detalladamente la arquitectura aensamblar físicamente. Con Back a Schematic es posible volver a un nivel más alto del diseño creado.













4. Es posible también ver la tecnología completa dando doble clik sobre la...