Bachiller
Páginas: 2 (321 palabras)
Publicado: 11 de septiembre de 2012
GUÍA DE LABORATORIO
CIRCUITOS DIGITALES II Febrero - 2010
LABORATORIO No. 2: Registros y transferencia de registros
1. OBJETIVOS:
Diseñar, Describir eimplementar en VHDL el controlador para una UART para Tx – Rx a 9600 bps, paridad par.
2. ELEMENTOS:
3.1. Software de modelación y descripción de hardware Quartus II o ISE (XILINX)
3.2.Manual de usuario del Software
3.3. Kit de desarrollo con FPGA Cyclon o Spartan 3
3. FUNDAMENTACIÓN TEÓRICA:
4.4. Capítulo 7 del libro de Fundamentos de diseño lógico y decomputadoras, 3° edición. MANO, M. Morris. KIME, Charles R. Editorial Pearson Prentice Hall. 2005.[1]
4.5. Capítulo 6 , 7 del libro Rapid Prototyping of Digital Systems, 2° edición. HAMBLEN, JamesO. FURMAN, Michael D. Editorial Kluwer Academic Publishers. 2001 [2]
4.6. Capítulo 5 y 6 del libro de Circuit Desig with VHDL, PEDRONI, Volnei A. Editorial Massachusetts Institute ofTechnology. 2004. [3]
4.7. http://laimbio08.escet.urjc.es/assets/files/docencia/DCSE/dcse_p5_uart.pdf [4]
4. PROCEDIMIENTO:
5.8. Usando el modelo suministrado por [4] diseñar el controladorUART de Tx – Rx mediante la metodología del ciclo de diseño para sistemas secuenciales.
5.9. Describir el controlador UART en VHDL, empleando modelo estructural y máquina de estados5.10. Simular la instancia controlador UART
5.11. Implementar el controlador en FPGA.
5.12. Verificar la instancia obtenida.
5. PREGUNTAS.
6.13. Luego de describir elcontrolador UART en VHDL, sintetizar el modelo RTL empleando Quartus o ISE (XILINX), Analice los resultados obtenidos de la síntesis. Identifique los diferentes componentes estructurales.
6.14. Elcálculo del divisor de reloj requiere truncamiento o redondeo, determine el efecto de estas operaciones en el sincronismo de cada bit. Cuál es la incidencia de la variación del reloj en la Tx – Rx?....
CIRCUITOS DIGITALES II Febrero - 2010
LABORATORIO No. 2: Registros y transferencia de registros
1. OBJETIVOS:
Diseñar, Describir eimplementar en VHDL el controlador para una UART para Tx – Rx a 9600 bps, paridad par.
2. ELEMENTOS:
3.1. Software de modelación y descripción de hardware Quartus II o ISE (XILINX)
3.2.Manual de usuario del Software
3.3. Kit de desarrollo con FPGA Cyclon o Spartan 3
3. FUNDAMENTACIÓN TEÓRICA:
4.4. Capítulo 7 del libro de Fundamentos de diseño lógico y decomputadoras, 3° edición. MANO, M. Morris. KIME, Charles R. Editorial Pearson Prentice Hall. 2005.[1]
4.5. Capítulo 6 , 7 del libro Rapid Prototyping of Digital Systems, 2° edición. HAMBLEN, JamesO. FURMAN, Michael D. Editorial Kluwer Academic Publishers. 2001 [2]
4.6. Capítulo 5 y 6 del libro de Circuit Desig with VHDL, PEDRONI, Volnei A. Editorial Massachusetts Institute ofTechnology. 2004. [3]
4.7. http://laimbio08.escet.urjc.es/assets/files/docencia/DCSE/dcse_p5_uart.pdf [4]
4. PROCEDIMIENTO:
5.8. Usando el modelo suministrado por [4] diseñar el controladorUART de Tx – Rx mediante la metodología del ciclo de diseño para sistemas secuenciales.
5.9. Describir el controlador UART en VHDL, empleando modelo estructural y máquina de estados5.10. Simular la instancia controlador UART
5.11. Implementar el controlador en FPGA.
5.12. Verificar la instancia obtenida.
5. PREGUNTAS.
6.13. Luego de describir elcontrolador UART en VHDL, sintetizar el modelo RTL empleando Quartus o ISE (XILINX), Analice los resultados obtenidos de la síntesis. Identifique los diferentes componentes estructurales.
6.14. Elcálculo del divisor de reloj requiere truncamiento o redondeo, determine el efecto de estas operaciones en el sincronismo de cada bit. Cuál es la incidencia de la variación del reloj en la Tx – Rx?....
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