bit paridad


SISTEMAS DIGITALES II
ELECTRÓNICA INDUSTRIAL

MEMORIAS SEMICONDUCTORAS
COMPROBACIÓN BIT DE PARIDAD (PAR E IMPAR)










Edson A. Hurtado Molina
Docente: Víctor Flores VelizINTRODUCCIÓN
El siguiente informe, está basado en la experiencia de laboratorio, clase e investigación personal acerca del tema referido en portada. En este pequeño informe haré referencia decuatro circuitos implementados en el simulador ISIS7 (Proteus); podremos apreciar que cada una de las simulaciones consta de dos etapas, una de generación y otra de verificación paridad par e impar; delas cuatro simulaciones realizadas, existen dos de manera práctica operan como se indica teoricamente(paridad par e impar); y otras dos en las cuales intenté simular un error para comprobar el correctofuncionamiento del sistema implementado.



















ÍNDICE PÁGINA
INTRODUCCIÓN 2
OBJETIVOS 4
GENERADOR Y VERIFICADOR PARIDAD (PAR) 5GENERADOR Y VERIFICADOR PARIDAD (IMPAR) 7
CONCLUSIÓN 9


















OBETIVOS


- Entender y conocer el funcionamiento de un generador y verificador de paridad.- Implementar un circuito generador y verificador de paridad par.
- Implementar un circuito generador y verificador de paridad impar.



















GENERADOR Y VERIFICADOR DEPARIDAD (PAR)
Un generador de paridad par trabaja de acuerdo a los bits enviados, agregando un 1 cuando la suma de los bits sea impar, generando la paridad de los datos; o agregando un 0 (cero),cuando los 1 de los datos enviados son pares. Por ejemplo tenemos los siguientes datos (a) 1010, (b) 1110; para estos dos casos, tendrá que generarse un bit para igualar o mantener la paridad, en elcaso (a) tenemos una cantidad de 1 par, por eso nuestro bit generado será 0. En el caso (b) nuestra cantidad de 1 es impar, en este caso el sistema agregaría 1 para mantener nuestra paridad. Cabe...