bombas

centercenter95000950004550035363152500251460LENADO DE TANQUE Y TIRO CON ARCO Y FLECHA 3700030000LENADO DE TANQUE Y TIRO CON ARCO Y FLECHA 44000341947525002514604000070000455003536315690006939915370000455003536315350003520440Diseño Digital con VHDL
Tobon Villalva Alfredo Nabor
3600028000Diseño Digital con VHDL
Tobon Villalva Alfredo Nabor

4550035363156333490Alvarado Arteaga Juan LuisGuzmán Alvarado Carlos A.
Lara Sánchez Marisol
360000Alvarado Arteaga Juan Luis
Guzmán Alvarado Carlos A.
Lara Sánchez Marisol

226631532512000Hoja de datos
-19052730500
Problema 8:
Para controlar el llenado de un tanque de agua se dispone de dos sensores ubicados a distintos niveles (N1 inferior, N2 superior). Estos presentan un nivel lógico “1” a su salida cuando les toca el agua. Para elllenado del tanque se dispone de dos bombas A y B, y hay una válvula de consumo cuya posición también es censada (V=1 válvula abierta).
El llenado del tanque debe hacerse de la siguiente manera:
Si el nivel del agua está por debajo de los dos sensores, deben funcionar ambas bombas.
Si el nivel del agua está entre sensores y la válvula está abierta, deben funcionar ambas bombas.
Si el niveldel agua está entre sensores y la válvula está cerrada, solo debe funcionar la bomba A.
Si el nivel llega al sensor superior (tanque lleno), deben estar ambas bombas apagadas.
Tabla de verdad
N2 N1 V A B
0 0 0 1 1
0 0 1 1 1
0 1 0 1 0
0 1 1 1 1
1 0 0 0 0
1 0 1 0 0
1 1 0 0 0
1 1 1 0 0
Ecuaciones lógicas
A=N1’N2’V’+N1’N2’V+N1N2’V’+N1N2’V
A=N1’N2’+N1N2’
A=N2’
B= N1’N2’V’+N1’N2’V+N1N2’VB=N1’N2’+ N2’V
B=N2’ (N1’+V)
Listado VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity bombitas isport(n1,n2,v :in std_logic;
a,b : out std_logic);
end bombitas;
architecture Behavioral of bombitas isbegina<=not(n2);
b<=(not(n2))and((not(n1))or v);
end Behavioral;
Mapeo de puertos
net n1 loc= j12;
net n2 loc= j11;
net v loc = h16;
net a loc = k15;
net b loc = l15;Resultados
En las siguientes fotos se muestra el funcionamiento de cada uno de los estados de nuestro problema, esto de manera más concreto nos sirve para ver que funcione correctamente, cumpliendo con los requisitos pedidos.


Poblema 11:
Un blanco de tiro con arco y fleche está formado por 8 bandas concéntricas asignándole a la banda central de valor “10” y en orden decreciente lleva elvalor “3” la exterior.

Tabla de verdad
I P C E D3 D2 D1 D0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 0
0 1 0 0 0 1 0 0
0 1 0 1 0 1 1 0
0 1 1 0 1 0 0 0
0 1 1 1 1 0 1 0
1 0 0 0 0 0 1 1
1 0 0 1 0 1 0 1
1 0 1 0 0 1 1 1
1 0 1 1 1 0 0 1
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0
1 1 1 1 0 0 0 0
Ecuaciones lógicas
D0= IP’C’E’ + IP’C’E + IP’CE’ + IP’CE
D0=IP’C’ (E’+E)+ IP’C (E’+E)
D0= IP’C’ + IP’C
D0= IP’
D1= IP’C’E’ + I’PC’E + IP’CE’ + I’PCE
D1= IP’E’ (C’+C) + I’PE (C’+C)
D1= IP’E’ + I’PE
D2= I’PC’E’ + I’PC’E + IP’C’E + IP’CE’
D2=I’PC’ (E’+E) + IP’ (C’E+CE’)
D2= I’PC’ (E’+E) + IP’ (C XOR E)
D3= I’PCE’ + I’PCE + IP’CE
D3= I’PC (E’+E) +IP’CE
Listado VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity arco is
port(i,p,c,e : instd_logic;
d3,d2,d1,d0 : out std_logic);
end arco;
architecture Behavioral of arco is
begind0<=i and (not(p));
d1<= (i and (not(p)) and (not(e))) or ((not(i)) and p and e);
d2<= (not(i) and p and (not(c)))or ((i and not(p))and (c xor e));
d3<= (not(i) and p and c) or (i and (not(p)) and c and e);
end Behavioral;
Mapeo de puertosnet i loc =j11;
net p loc =j12;
net c loc =h16;
nete loc =g12;
net d0 loc= k15;
net d1 loc= l15;
net d2 loc= l14;
net d3 loc= n16;
Resultados
En las siguientes fotos se muestra el comportamiento de los diferentes estados al que se somete nuestro problema, con el fin de mostrar el funcionamiento del mismo.


Conclusiones
1.- Podemos notar que como en las prácticas anteriores se puede crear solución para casi cualquier...