Ciclo de Bus
Páginas: 14 (3317 palabras)
Publicado: 7 de mayo de 2014
–Ciclo de bus en modo Sencillo o Simples (no burst):
Los ciclos simples de transferencia en lectura y escritura son los dos ciclos de acceso de memoria más simples del Pentium. Durante su ejecución, los datos de 8, 16, 32 ó 64 bits son transferidos de la memoria al Pentium o viceversa.
En el modo de transferencia sencillo (escritura o lectura) una transferencia de datos sin estados deespera requiere al menos dos ciclos de reloj.
- Ciclo de Lectura
Durante el primer ciclo de reloj T1, el Pentium primero envía:
Las direcciones A31:A3
Las señales BE0:BE7 correspondientes al tamaño del dato en el acceso
Las señales de control W/R# y CACHE# (inactiva para este ciclo para indicar que es un ciclo de transferencia simple)
Finalmente, activa la señal ASD# para indicarla validez de la dirección y de las señales de control del bus.
Después de un período de tiempo, dependiendo de la velocidad del subsistema de memoria, el subsistema transmite los datos direccionados y activa la señal de preparado BRDY#. El subsistema puede, más o menos, opcionalmente transmitir los bits de paridad correspondientes a las señales activas BE0:BE7.
Para el ciclo de lectura dememoria descrito, los bits de datos y paridad están inmediatamente disponibles, por lo que no se requieren estados de espera de espera. Así BRDY# es activado por el subsistema de memoria antes del final del ciclo T2.
- Ciclo de escritura (sin estados de espera)
Ciclo de escritura sin estado de espera
En este caso el Pentium primero envía:Las direcciones A31-A3,
Las señales BE0:BE7 correspondientes al tamaño del dato en el acceso,
Las señales de control W/R# (nivel alto: acceso a escritura) y CACHE# (inactiva para indicar ciclo de transferencia ).
Finalmente el Pentium activa la señal ASD#, para indicar la validez de las direcciones y las señales de control del bus.
Durante T2, el Pentium también transmite los datos aescribir y los bits de paridad necesarios. El subsistema toma los datos y entonces devuelve una señal activa BRDY#. Ahora el Pentium está listo para el siguiente ciclo.
Estados o ciclos de espera
. Ciclo de escritura básico
Si la memoria o el dispositivo periférico no puede terminar una petición de escritura o lectura en losdos ciclos T1 y T2, entonces el controlador de memoria cambia la señal BRDY# a nivel alto. Esto indica al Pentium que debería implementar otro ciclo de instrucción T2, para dar a la memora o al periférico más tiempo para ajustarse a la respuesta. Esto es conocido como ciclo de espera (Ti) o un estado de espera. Si, complementariamente al ciclo adicional T2, la señal BRDY# continúa a nivel alto,entonces el procesador inserta otro ciclo de espera (y otro más mientras la señal continúe en nivel alto).
Por supuesto, el número de ciclos de espera necesarios para escribir datos puede ser distinto de los necesarios para realizar una lectura. Las memorias DRA pueden de hecho escribir más rápido de lo que leen. Puesto que cuando se escribe sólo es necesario transferir la dirección delcontrolador de memoria y el valor de byte de datos.
El controlador de memoria ejecuta el proceso de escritura independientemente usando los datos almacenados o el buffer de memoria, mientras el Pentium puede dedicarse a otro proceso y no tiene que esperar a que concluya el proceso de escritura. Por el contrario, cuando lee, la CPU no tiene otra opción más que esperar a la terminación del procesointerno de lectura en el área principal de almacenamiento.
Antes, los ciclos de espera venían determinados por el diseño de la placa o podían ser determinados con un jumper, dependiendo de lo rápidos que fueran los chips de memoria instalados. Hoy en día, el controlador de memoria reacciona de una manera standard ante un determinado retardo de la señal BRDY#.
- Límites para las cuádruples...
Los ciclos simples de transferencia en lectura y escritura son los dos ciclos de acceso de memoria más simples del Pentium. Durante su ejecución, los datos de 8, 16, 32 ó 64 bits son transferidos de la memoria al Pentium o viceversa.
En el modo de transferencia sencillo (escritura o lectura) una transferencia de datos sin estados deespera requiere al menos dos ciclos de reloj.
- Ciclo de Lectura
Durante el primer ciclo de reloj T1, el Pentium primero envía:
Las direcciones A31:A3
Las señales BE0:BE7 correspondientes al tamaño del dato en el acceso
Las señales de control W/R# y CACHE# (inactiva para este ciclo para indicar que es un ciclo de transferencia simple)
Finalmente, activa la señal ASD# para indicarla validez de la dirección y de las señales de control del bus.
Después de un período de tiempo, dependiendo de la velocidad del subsistema de memoria, el subsistema transmite los datos direccionados y activa la señal de preparado BRDY#. El subsistema puede, más o menos, opcionalmente transmitir los bits de paridad correspondientes a las señales activas BE0:BE7.
Para el ciclo de lectura dememoria descrito, los bits de datos y paridad están inmediatamente disponibles, por lo que no se requieren estados de espera de espera. Así BRDY# es activado por el subsistema de memoria antes del final del ciclo T2.
- Ciclo de escritura (sin estados de espera)
Ciclo de escritura sin estado de espera
En este caso el Pentium primero envía:Las direcciones A31-A3,
Las señales BE0:BE7 correspondientes al tamaño del dato en el acceso,
Las señales de control W/R# (nivel alto: acceso a escritura) y CACHE# (inactiva para indicar ciclo de transferencia ).
Finalmente el Pentium activa la señal ASD#, para indicar la validez de las direcciones y las señales de control del bus.
Durante T2, el Pentium también transmite los datos aescribir y los bits de paridad necesarios. El subsistema toma los datos y entonces devuelve una señal activa BRDY#. Ahora el Pentium está listo para el siguiente ciclo.
Estados o ciclos de espera
. Ciclo de escritura básico
Si la memoria o el dispositivo periférico no puede terminar una petición de escritura o lectura en losdos ciclos T1 y T2, entonces el controlador de memoria cambia la señal BRDY# a nivel alto. Esto indica al Pentium que debería implementar otro ciclo de instrucción T2, para dar a la memora o al periférico más tiempo para ajustarse a la respuesta. Esto es conocido como ciclo de espera (Ti) o un estado de espera. Si, complementariamente al ciclo adicional T2, la señal BRDY# continúa a nivel alto,entonces el procesador inserta otro ciclo de espera (y otro más mientras la señal continúe en nivel alto).
Por supuesto, el número de ciclos de espera necesarios para escribir datos puede ser distinto de los necesarios para realizar una lectura. Las memorias DRA pueden de hecho escribir más rápido de lo que leen. Puesto que cuando se escribe sólo es necesario transferir la dirección delcontrolador de memoria y el valor de byte de datos.
El controlador de memoria ejecuta el proceso de escritura independientemente usando los datos almacenados o el buffer de memoria, mientras el Pentium puede dedicarse a otro proceso y no tiene que esperar a que concluya el proceso de escritura. Por el contrario, cuando lee, la CPU no tiene otra opción más que esperar a la terminación del procesointerno de lectura en el área principal de almacenamiento.
Antes, los ciclos de espera venían determinados por el diseño de la placa o podían ser determinados con un jumper, dependiendo de lo rápidos que fueran los chips de memoria instalados. Hoy en día, el controlador de memoria reacciona de una manera standard ante un determinado retardo de la señal BRDY#.
- Límites para las cuádruples...
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