Compuertas Logicas En Spice

INFORME COMPUERTAS
Julián Fernández Chaparro ( julianfernandez@unisangil.edu.co)
Henry Solano Parra (henrysolano@unisangil.edu.co)

Resumen:
El siguiente informe presenta el análisis
mediante compuertas lógicas representadas
por mosfet tipo p y n.

DESARROLLO

Se desea diseñar copuertas lógicas y observar
su comportamiento a determinada entrada en
este caso se analizara el siguientecircuito:

Palabras claves:
Compuertas lógicas, mosfet.

INTRODUCCION
Los diseñadores de circuitos integrados solucionan
los problemas que se plantean en la integración,
esencialmente, con el uso de transistores. En la
familia lógica MOS Complementaria, CMOS
(Complementary Metal-Oxide Semiconductor), el
término complementario se refiere a la utilización de
dos tipos de transistores enel circuito de salida, en
una configuración similar a la tótem -pole de la
familia TTL. Se usan conjuntamente MOSFET (MOS
Field-Effect transistor, transistor de efecto campo
MOS) de canal n (NMOS) y de canal p (PMOS ) en
el mismo circuito, para obtener varias ventajas sobre
las familias P-MOS y N-MOS. La tecnología CMOS
es ahora la dominante debido a que es más rápida y
consume aún menospotencia que las otras familias
MOS. Estas ventajas son opacadas un poco por la
elevada complejidad del proceso de fabricación del
CI y una menor densidad de integración. De este
modo, los CMOS todavía no pueden competir con
MOS en aplicaciones que requieren lo último en LSI.

Fig.1 esquema de circuito digital
El siguiente es el código de implementación de circuito

.lib corners.l TT.option tnom=60

VDD 1 0

5

Vin A 0 AC 1 pulse 0 5 0 tr tr '1/(2*frec)-tr' '1/frec'
Vin1 B 0 AC 1 pulse 0 5 0 tr tr '1/(4*frec)-tr' '1/frec'
Vin2 A1 0 AC 1 pulse 0 5 0 tr tr '1/(6*frec)-tr' '1/frec'
.param tr='1ns' frec=100K frec1=300k

M1 2 A 1 0 CMOSP l=1.2e-006 w=6e-006 M=6
MNO 3 B 1 1 CMOSP l=1.2e-006 w=6e-006 M=6
MNO1 4 A1 3 3 CMOSP l=1.2e-006 w=6e-006 M=6
MNA1 5 2 1 1 CMOSPl=1.2e-006 w=6e-006 M=6
MNA2 5 4 1 1 CMOSP l=1.2e-006 w=6e-006 M=6

MNO2 4 B 0 0 CMOSN l=1.2e-006 w=6e-006 M=2
M2

2 A 0 0 CMOSN l=1.2e-006 w=6e-006 M=2

MNO3 4 A1 0 0 CMOSN l=1.2e-006 w=6e-006 M=2

Fig.3 simulación compuerta not entrada A y salida (2)

MNA3 5 2 6 0 CMOSN l=1.2e-006 w=6e-006 M=2

En segundo lugar la compuerta lógica nor la
cual está dada por:

MNA4 6 4 0 0 CMOSNl=1.2e-006 w=6e-006 M=2

.tran '1/(100*frec)' '1.2/frec'
.print tran v(5) v(2)v(4)

.op

En primer lugar se debe diseñar la compuerta
inversora la cual está dada por el siguiente
esquema:

Fig.4 esquema de la compuerta nor
La siguiente es la tabla de la verdad
B

A1

(4)

0

0

1

0

1

0

1

0

0

1

1

0

laboratorio

Fig.2 esquema de la compuerta notv( B
)

5 .0

4 .5

4 .0

V oltage (V)

3 .5

La cual presenta la siguiente tabla de la verdad:

3 .0

2 .5

2 .0

1 .5

1 .0

0 .5

0 .0
0

1

2

3

4

5

6

7

8

9

10

11

12

Time (us)

laboratorio
v( A)
1

5 .0

4 .5

4 .0

A

(2)

1

V oltage (V)

3 .5

0

3 .0

2 .5

2 .0

1 .5

1 .0

0 .5

0 .0
01

2

3

4

5

6

7

8

9

10

11

12

Time (us)

laboratorio
v( 4
)

5 .0

4 .5

4 .0

0

V oltage (V)

3 .5

1

3 .0

2 .5

2 .0

1 .5

1 .0

0 .5

0 .0
0

1

2

3

4

5

6

7

8

9

10

11

12

Time (us)

laboratorio
v (A)

5 .0

Fig.5 simulación compuerta nor entrada B, A1 y salida (4)

4 .5

4 .0Y por último se diseña la compuerta lógica
nand la cual presenta como entrada la salida de
la compuerta inversora y a compuerta nor:

V oltage (V)

3 .5

3 .0

2 .5

2 .0

1 .5

1 .0

0 .5

0 .0
0

1

2

3

4

5

6

7

8

9

10

11

12

T ime (us)

laboratorio
v (2 )

5 .0

4 .5

4 .0

V oltage (V)

3 .5

3 .0

2 .5

2 .0

1 .5...