Contador ascendente y descendente en VHDL tutorial

Contador ascendente y descendente en VHDL

El objetivo es diseñar y simular el siguiente bloque contador en VHDL.
Debe ser capaz de contar 4 bits ascendente y descendentemente con un control desentido.

Fig. 1
1.

Creamos un nuevo proyecto en el ISE Project Navigator

1

File -> New Project
Se abrirá la siguiente interfaz.

Fig. 2 Nuevo Proyecto
Ponemos un nombre que no contenga espacios porejemplo “contador4bits”.
1

Para el presente tutorial se ha utilizado la versión 14.2 de Xilinx ISE Design Suite. Con licencia ISE Web Pack.

Elegimos la locación y el directorio de trabajo (Dejar lasubicaciones por defecto)
Presionamos “next”.
2.

En la siguiente ventana debemos especificar la tarjeta en la que vamos a desarrollar el proyecto.

Fig. 3 Especificaciones de tecnología
En nuestro casocontamos con la tarjeta Spartan 3E Starter Board que contiene las siguiente FPGA:
Family: Spartan3E
Device: XC3S500E
Package: FG320
Speed: -4
*Los datos de arriba se pueden obtener directamente delchip FPGA incluido en la tarjeta.
Top-Level Source Type: HDL
Synthesis Tool:

XST (VHDL/Verilog)

Simulator: ISim (VHDL/Verilog)
Preferred lenguaje: VHDL

Presionamos “next”.

3.

Aparecerá lasiguiente ventana que simplemente detalla el proyecto creado.

Fig. 4
Presionamos “Finish”.
4.

En el tab “design” de la izquierda hacemos doble clic sobre el ícono de nuestro proyecto y
creamos un nuevorecurso (New Source), como en la fig 5.

Fig. 5

5.

En la ventana emergente seleccionamos el tipo de recurso a crear, como queremos diseñar el
contador en vhdl, escogemos un nuevo recurso de tipo “VHDLmodule”.

Fig. 6
En “File name” le damos un nombre al módulo VHDL a crear, igualmente no debe contener espacios por
ejemplo “sumador”.
Clic en “next”.
6.

En la siguiente ventana podemos ingresarlas entradas y salidas que tendrá la entidad. (consulte
la Fig. 1).

Fig. 7

Declaramos como entradas en la columna Port Name:
Reset -> in
clk -> in
sentido -> in
Q -> out -> bus -> MSB 3 LSB 0
En...