Curso_VHDL_FPGA_Xilinx_FUMEC_Queretaro

Curso de diseño de FPGA Xilinx
Spartan-6 en VHDL
Dominar lel lenguaje VHDL y la metodologia de diseño.
Aumentar su productividad usando las technicas adecuadas para fiabilidad y
obtencion de los resultados deseados.
Este curso de 4,5 dias se basa en presentaciones de tecnicas de diseño de FPGA Xilinx Spartan- en
VHDL, insistiendo en los aspectos fiabilidad y optimizacion del tiempo de diseño,depuracion, asi
como el estilo de escritura del codigo para resultados optimizados. Se insistira particularmente en los
aspectos siguientes :
- Fiabilidad del diseño
- Portabilidad y genericidad
- Optimizacion en frecuencia de funcionamiento
- Optimizacion en terminos de cantidad de recursos usados
Una parte importante del curso sera dedicada a la implementacion de diseños de ejemplo y a lametodología de verificación.
Despues de un analisis detallado de los puntos importantes lenguaje VHDL y de la arquitectura
de las FPGAs Spartan-6, Virtex-6 y series 7se analizaran las distintas opciones de las
herramientas de implementacion ISE 13 asi como los ditintos tipos de restricciones y herramientas
complementarias de analisis de timing (Timing Analyzer), analisis de implementacion (FPGA Editor)
y elimprescindible PlanAhead, potente herramienta de analisis de colocacion/timing y de generacion
de restricciones.
Las practicas se haran por grupos de 2 participantes en cada ordenador.
No obstante, los participantes están invitados en traer su propio laptop, con el WebPack ISE
13.2 o 13.3 instalado, y con la debida licencia de uso (gratis – ver en www.xilinx.com), asi como
una versión deevaluación de ChipScope.
Se entregaran todos los codigos fuentes de los distintos proyectos a los participantes en una memoria
USB, con la documentación en formato PDF.
Requisitos
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Buen conocimento de la sintaxis del lenguaje VHDL para síntesis y simulación
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Manejo básico de la herramienta ISE (en versión 11, 12 o 13)
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Experiencia minima en uso de FPGAs
Equipamiento y software usados durante el curso :•
Requisitos computadoras (Windows XP or Windows 7, 4 GB de memoria, espacio de 1
GB libre en el disco duro después de la instalación de las herramientas de software)
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WebPack 13.2 instalado y funcional (con licencia – gratis)
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ChipScope versión evaluación
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Placas de evaluación Xilinx - Spartan
Objetivos
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Uso del lenguaje de descripción de hardware (VHDL) optimizado para las arquitecturas FPGA
ypara Simulación.
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Proporcionar a los asistentes una base solida de las arquitecturas FPGA Xilinx Spartan-6 y

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sus herramientas de implementacion/depuracion.
Comprehender la relación entre el lenguaje de descripción de hardware y su correspondiente
implementación física.
Aplicación de una metodología de diseño para reducir los ciclos de diseño/verificación y
obtener resultados en elmenor plazo posible con diseños robustos.
Entender el flujo de compilación ISE 13 asi como sus herramientas de depuración (Timing
Analyzer), opciones de implementacion y restricciones de timing/colocacion usando
PlanAhead.
Manejo del simulador ISIM y generacion de testbenches eficientes.

Puntos destacados del temario :

v Lenguaje VHDL para síntesis
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Fundamentos del lenguaje – comousar VHDL sin caer en las trampas
Operadores, tipos predefinidos y tipos del usuario.
Instrucciones concurrentes y secuenciales
Señales y variables
Estilo de escritura del código VHDL optimizado para síntesis.
Código genérico
Discrepancias entre la sintesis y la simulacion – como evitarlas

v Lenguaje VHDL para simulacion
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Nociones de testbench e instrucciones adicionales para la simulacionOperaciones de conversion de datos
Acceso en lectura y escritura a archivos ASCII – Vectores de test

v Informaciones generales sobre las arquitecturas de las FPGA Xilinx®
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Informaciones generales sobre las arquitecturas de las FPGA Xilinx®

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Recordatorio sobre las arquitecturas Spartan-3™ y Virtex-4™

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Inovaciones arquitecturales en el slice de las familias Spartan-6™, Virtex-6™ y...