Datosp

 
UNIVERSIDAD NACIONAL DE INGENIERIA
Lider en Ciencia y Tecnología
Facultad de Electrotecnia y Computación

Laboratorio 2 de fpga

Ing.melania
Integrantes: oscar Danilo moya gomez 200824100
Kamilo Daniel parrales
FEC

Introducción
Durante la simulación en HDL, el software verifica lafuncionalidad y la temporización del circuito como parte del proceso de diseño. Primero hay que tener una descripción del circuito a realizar atreves del lenguaje verilog HDL. Con esta presentación sepueden realizar simulaciones del circuito, para comprobar que el diceño trabaja correctamente. La simulación es un proceso iterativo es decir que puede ser un proceso repetitivo hasta que lafuncionalidad del tiempo y del diseño sea satisfactorio.
En esta práctica se analiza la simulación del circuito del laboratorio 1 que consiste en verificar el comportamiento en el kit basys2 analizara remosla forma de onda generada a partir de estímulos de tiempo y de la combinación de las entradas a, b y c

Objetivos.
Objetivo general.
1. analizar el laboratorio pasado ya que en este nos basaremospara realizar el nuevo laboratorio
Objetivo especifica.
1. Realizar la simulación en HDL atreves del lenguaje verilog
2. Obtener la forma de onda generada

DESARROLLO
Utilizaremos el ejercicio1 realizado en el laboratorio 1 para comprobar su funcionamiento en el simulador
Nos basaremos en la construcción anterior realizada osea seguir los mismos pasor para ir creando cada uno de losaccesos de verificación del programa dándole su respectivo nombre.
Habiendo ya creado el programa y que no nos aiga dado errores al correrlo damos click en simúlate behavior al model de ahí nosaparecerá una ventanita y volvemos a dar click en run ya habiendo echo esto obtemos la onda de las compuertas y podemos verificar cada comportamiento de ellas

Designación de pines de la tarjeta fpga
e...