David

[editar] Estructura de programa
VHDL fue diseñado en base a los principios de la programación estructurada. La idea es definir la interfaz de un modulo de hardware mientras deja invisible sus detalles internos. La entidad (ENTITY) en VHDL es simplemente la declaración de las entradas y salidas de un modulo mientras que la arquitectura (ARCHITECTURE) es la descripción detallada de la estructurainterna del modulo o de su comportamiento. En la siguiente figura se ilustra el concepto anterior. Muchos diseñadores conciben la Entity como una funda de la arquitectura dejando invisible los detalles de lo que hay dentro (architecture). Esto forma la base de un sistema de diseño jerárquico, la arquitectura de la entidad de mas nivel (top level) puede usar otras entidades dejando invisible losdetalles de la arquitectura de la identidad de menos nivel. En la figura las entidades B, E y F no utilizan a otras entidades. Mientras que la entidad A utiliza a todas las demás. A la pareja entidad - arquitectura se le llama modelo. En un fichero texto VHDL la entidad y la arquitectura se escriben separadas, por ejemplo a continuación se muestra un programa muy simple en VHDL de una compuerta de 2entradas. Como en otros programas VHDL ignora los espacios y saltos de líneas. Los comentarios se escriben con 2 guiones (--) y termina al final de la línea. En la figura siguiente se muestra la estructura de un modelo en VHDL. SINTASIS PARA LA DECLARACION DE LA ENTIDAD VHDL define muchos caracteres especiales llamados “palabras reservadas”. Aunque las palabras reservadas no son sensibles a lasmayúsculas o minúsculas, el ejemplo que sigue las utilizaremos en mayúsculas y negritas para identificarlas.
ENTITY Nombre_entidad IS
PORT ( Nombre de señal: modo tipo de señal;
. . .
Nombre de señal: modo tipo de señal ) ;
END nombre_entidad ;
Además de darle nombre a la entidad elpropósito de la declaración es definir sus señales (o ports) de interfaz externa en su declaración de ports. Además de las palabras reservadas o claves ENTITY, IS, PORT and END, una ENTITY tiene los siguientes elementos.
* Nombre_entidad; es un identificador seleccionado por el usuario para seleccionar la entidad.
* Nombre de señal; es una lista de uno o mas identificadores separados poruna coma y seleccionados por el usuario para identificar las señales externas de la interfaz.
* MODO es una de las 4 siguientes palabras reservadas para indicar la dirección de la señal.
MODO Descripción IN En este modo las señales solo entran en la entidad OUT Las señales salen de la entidad BUFFER Este modo se utiliza para las señales que además de salir de la entidad pueden usarse comoentradas realimentadas INOUT Este modo se utiliza para señales bidireccionales. Se emplea en salida con tres estados. Se puede asignar como sustituto de los tres modos anteriores, pero no se aconseja pues dificulta la comprensión del programa.

Modo | Descripción |
IN | En este modo las señales solo entran en la entidad |
OUT | Las señales salen de la entidad |
BUFFER | Este modo seutiliza para las señales que además de salir de la entidad pueden usarse como entradas realimentadas |
INOUT | Este modo se utiliza para señales bidireccionales. Se emplea en salida con tres estados. Se puede asignar como sustituto de los tres modos anteriores, pero no se aconseja pues dificulta la comprensión del programa. |

Cuando se omite el modo de una señal en la declaración de la entidad sesobreentiende que es de entrada.
* Tipo de señal; en VHDL, hay varios tipos de señales predefinidas por el lenguaje, tales como:
TIPO | Características |
BIT | En este tipo las señales solo toman los valores de "1" y "0" |
Booleana | En este tipo las señales solo toman los valores de True y False |
Std_logic | En este tipo las señales toman 9 valores, entre ellos tenemos: "1", "0",...