Desarrollo Talelr Digitales 2

SISTEMAS DIGITALES II
TALLER 2
PROFESOR: NELSON DÍAZ
ANDRÉS FERNANDO MARTÍNEZ MENDIETA – 20041005066
ALEJANDRO GUTIÉRREZ - 200320050

DESARROLLO
1 Diseñar un módulo de conteo ascendente ydescendente UP/DOWN de 4 bits usando filp-flops tipo D. El circuito tienen una señal Count y una señal Up. El contador realiza el conteo cuando Count se encuentra en 1 y detiene el conteo cuando Count estáen 0. La señal Up determina la dirección del conteo. Cuando Up está en uno el conteo será ascendente y cuando Up está en 0 el conteo será descendente. Los incrementos y decrementos se deben dar de auno en cáda ciclo de una señal de reloj clk. (escribir la especificación VHDL).

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY counter IS
PORT (clk, Count, Up : IN STD_LOGIC;
digit : OUT INTEGERRANGE 0 TO 15);
END counter;

ARCHITECTURE counterfunc OF counter IS
BEGIN
PROCESS(clk)
VARIABLE temp: INTEGER RANGE 0 TO 15 :=1;
BEGIN
IF (Count=’1’) THEN
IF (Up= 1) THEN
IF (clk'EVENT AND clk='1')THEN
temp := temp + 1;
IF (temp=15) THEN temp := 0; ELSE NULL;
END IF;
ELSE
temp := temp -1;
IF (temp=0) THEN temp := 15; ELSE NULL;
EDN IF;
END IF;
END IF;
digit <= temp;
END PROCESS;
END counterfunc;2 Escribir la especificación VHDL para un flip-flop JK. El flip-flop tiene cómo entradas, clk, J y K, y una salida Q. En el flanco positivo del reloj Q mantiene su valor anterior si J = K = 0. Qtoma el valor de 1 si J = 1, Q toma el valor de 0 si K = 1 e invierte el valor de salida si J = K = 1.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
useIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY FFJK IS
PORT( J,K: in STD_LOGIC;
Reset: in STD_LOGIC;
Clock: in STD_LOGIC;
Q: out STD_LOGIC);
END FFJK;

ARCHITECTURE Func OF FFJK IS
SIGNAL temp: STD_LOGIC;
BEGIN
PROCESS (Clock)BEGIN
IF (Clock'event and Clock='1') THEN
IF Reset = '1' THEN
temp <= '0';
ELSIF (J='0' and K='0') THEN
temp <= temp;
ELSIF (J='0' and K='1') THEN
temp <= '0';
ELSIF (J='1' and...