Diseño Digital, Registro De DeSPLAZAMIENTO

TEMA: REGISTRO DE DESPLAZAMIENTO

DISEÑO DIGITAL

TEMA: REGISTRO DE DESPLAZAMIENTO
OBJETIVO
Conocer el funcionamiento de un registro de desplazamiento, describiendo el funcionamiento internodel circuito, así como realizar un pequeño banco de pruebas que será el que nos ayudara a verificar que nuestro “registro de desplazamiento” está bien descrito

MATERIALES
Computadora. Softwaresimulador de descripción HDL VeriLogger. Libro Diseño Digital.

PROCEDIMIENTOS
Se comenzó con un conocimiento previo obtenido en el curso pasado sobre cómo funciona un registro de desplazamiento. Conlos conocimientos del funcionamiento de nuestro trabajo se comenzó con la descripción del mismo en nuestro software simulador. Terminada la descripción de nuestro circuito en lenguaje HDL, se procedió arealizar un módulo de banco de pruebas, que este nos ayudara a corregir fallas así como comprobar el funcionamiento correcto de nuestra descripción del registro de desplazamiento.

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RESULTADOSNuestra descripción en HDL quedo de la siguiente manera module shftreg (s1, s0, Pin, lfin, rtin, A, CLK, Clr); input s1, s0; //seleccionar entradas input lfin, rtin; //entradas en serie input CLK,Clr; //reloj y clear input [7:0] Pin; //entrada paralela output [7:0] A; //salida del registro reg [7:0] A;
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TEMA: REGISTRO DE DESPLAZAMIENTO

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always@(posedgeCLK or negedge Clr) if(~Clr) A=8'b00000000; else case ({s1,s0}) 2'b00: A=A; //sin cambio 2'b01: A= {rtin, A [7:1]}; //desplazamiento a la derecha 2'b10: A= {A [6:0], lfin}; //desplazamiento a laizquierda 2'b11: A=Pin; //entrada de carga paralela endcase endmodule A continuación se muestra la descripción de lo que es nuestro banco de pruebas con el que comprobamos el funcionamiento de nuestroregistro de desplazamiento. module banco(); reg s1,s0,CLK,Clr,rtin,lfin; reg[7:0]Pin; wire[7:0]A; shftreg f1(s1,s0,Pin,lfin,rtin,A,CLK,Clr); initial begin #10 Clr=1'b0; #10 Clr=1'b1; #10 s1=1'b1;...