diseño logico

FACULTAD DE ESTUDIOS SUPERIORES ARAGON

UNIVERSIDAD NACIONAL AUTONOMA DE MEXICO

DISEÑO LOGICO

G. MAXINES DAVID

ZUÑIGA CASTELLANOS CARLOS FERNANDO


TAREAS PRACTICAS 1, 2 DE DISEÑOLOGICO



TAREA PRACTICA 1

Desarrollo teórico:
Describa los siguientes conceptos:

1.- Defina el concepto de entidad.
Una entidad es el bloque elemental de diseño en VHDL. Las entidades sontodos los elementos electrónicos (sumadores, contadores, compuertas, flip-flops, memorias, multiplexores, etc.) que forman de manera individual o en conjunto un sistema digital.

2.- Defina elconcepto de arquitectura.
Puede decirse que la arquitectura se encarga de modificar y alterar el ambiente físico para satisfacer las necesidades del ser humano. 
La ventaja que presenta VHADL, para definiruna arquitectura radica en la manera en que pueden describirse los diseños; es decir, mediante el algoritmo de programación empleado se puede describir desde el nivel de compuertas hasta sistemascomplejos.
De manera general, los estilos de programación utilizados en el diseño de arquitecturas se clasifican como:
Estilo funcional
Estilo por flujo de datos
Estilo estructural

3.- ¿Cuales sonlos tipos de datos más utilizados?
Bit, el cual tiene valores de 0 y 1 lógico.
Boolean: Define valores de verdadero o falso en una expresión.
Bit_vector: Representan un conjunto de bits para cadavariable de entrada o salida.
Integer: Representa un número entero.

4.- ¿Cuales son los diferentes modos de entrada a una entidad?

Modo in: Se refiere a las señales de entrada a la entidad.Este es unidireccional y nada más permite el flujo de datos hacia adentro de la entidad.
Modo out: Indica las señales de salida de la entidad.
Modo in-out: Permite declarar un puerto de formabidireccional, es decir entrada-salida.
Modo buffer: Permite hacer retroalimentaciones internas dentro de la entidad, pero a diferencia del modo inout, el puerto declarado se comporta como una terminal de...