Diseño Digital
Páginas: 3 (637 palabras)
Publicado: 21 de octubre de 2013
16/03/2013
Fundamentos de Circuitos
Secuenciales
Pontificia Universidad Javeriana
Circuitos Lógicos 2013-I
2013Diego Méndez Chaves, Ph.D
¿Qué es un circuito secuencial?
2
1 16/03/2013
LatchLatch-SR con
NOR
R
S
Q a Qb
0
0/1 1/0 (no change)
0
1
0
1
0
1
0
1
Q
R
0
Qa
1
?
?
S
Q
R
Q
1
S
Gated Latch-SRcon NOR
LatchR
Q( t + 1)
x
x
Q(t) (no change)
0
0
Q(t) (no change)
Clk
R1
′
Q
Clk
S
0
1
R
S
1
Q
S
0
1
0
1
1
0
1
R
11
1
Q
Clk
?
Q
S1
3
LatchLatch-SR con NAND
S
Q
Situación indeseada:
S=0, R=0
R
Q
Gated Latch-SR con NAND
LatchS
Q
Situación indeseada:
Clk
Clk=1,S=1, R=1
Q
R4
2
16/03/2013
Qa = Qb’
Gated D Latch
Clk
D
(Data)
Q
D
Q( t + 1)
0
1
1
S
x
0
1
Q( t )
0
1
Clk
Q
R
D
Nivel = 1
Q
Clk Q
t
t2
1t3
t
4
Clk
D
Q
Tiempo
5
Tiempos de Establecimiento y de Espera
(Setup & hold times)
D
(Data)
S
Tiempos de Retardo:
Subida – Bajada (tplh, tphl)
D
Q
Q
4.0/3.0Clk Q
Clk
Tplh= 4.0
Q
R
Tplh= 3.0
tsu
th
Clk
D
Q
D constante
6
3
16/03/2013
FlipFlip-Flop D: Maestro-Esclavo (Master-slave)
Maestro(MasterMaestro (m)
D
D
Clock
QFlanco negativo
Esclavo (s)
Qm
D
Q
Clk Q
Q
Clk Q
Activo:
clock=1
Qs
D
Q
Activo:
clock=0
Q
Clk Q
Clock
Flanco de
bajada
D
Qm
Q = Qs
7Master
FlipFlip-Flop D: MaestroMaestroEsclavo (flanco positivo)
D
D
Q
Slave
Qm
D
Clk Q
Q
Qs
Q
Clk Q
Q
Clock
D
Clock
Q
1
P3
Q
2Positive-edgePositive-edgetriggered D flip-flop
flip-
P1
5
Q
6
Q
Clock
3
D
4
P2
P4
8
4
16/03/2013
In
Clock
D
Q
Q1
D
Q
Q
Q2
D
Q
Q
Q3
Q4...
Fundamentos de Circuitos
Secuenciales
Pontificia Universidad Javeriana
Circuitos Lógicos 2013-I
2013Diego Méndez Chaves, Ph.D
¿Qué es un circuito secuencial?
2
1 16/03/2013
LatchLatch-SR con
NOR
R
S
Q a Qb
0
0/1 1/0 (no change)
0
1
0
1
0
1
0
1
Q
R
0
Qa
1
?
?
S
Q
R
Q
1
S
Gated Latch-SRcon NOR
LatchR
Q( t + 1)
x
x
Q(t) (no change)
0
0
Q(t) (no change)
Clk
R1
′
Q
Clk
S
0
1
R
S
1
Q
S
0
1
0
1
1
0
1
R
11
1
Q
Clk
?
Q
S1
3
LatchLatch-SR con NAND
S
Q
Situación indeseada:
S=0, R=0
R
Q
Gated Latch-SR con NAND
LatchS
Q
Situación indeseada:
Clk
Clk=1,S=1, R=1
Q
R4
2
16/03/2013
Qa = Qb’
Gated D Latch
Clk
D
(Data)
Q
D
Q( t + 1)
0
1
1
S
x
0
1
Q( t )
0
1
Clk
Q
R
D
Nivel = 1
Q
Clk Q
t
t2
1t3
t
4
Clk
D
Q
Tiempo
5
Tiempos de Establecimiento y de Espera
(Setup & hold times)
D
(Data)
S
Tiempos de Retardo:
Subida – Bajada (tplh, tphl)
D
Q
Q
4.0/3.0Clk Q
Clk
Tplh= 4.0
Q
R
Tplh= 3.0
tsu
th
Clk
D
Q
D constante
6
3
16/03/2013
FlipFlip-Flop D: Maestro-Esclavo (Master-slave)
Maestro(MasterMaestro (m)
D
D
Clock
QFlanco negativo
Esclavo (s)
Qm
D
Q
Clk Q
Q
Clk Q
Activo:
clock=1
Qs
D
Q
Activo:
clock=0
Q
Clk Q
Clock
Flanco de
bajada
D
Qm
Q = Qs
7Master
FlipFlip-Flop D: MaestroMaestroEsclavo (flanco positivo)
D
D
Q
Slave
Qm
D
Clk Q
Q
Qs
Q
Clk Q
Q
Clock
D
Clock
Q
1
P3
Q
2Positive-edgePositive-edgetriggered D flip-flop
flip-
P1
5
Q
6
Q
Clock
3
D
4
P2
P4
8
4
16/03/2013
In
Clock
D
Q
Q1
D
Q
Q
Q2
D
Q
Q
Q3
Q4...
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