Divisor De Frecuencia

INSTITUTO UNIVERSITARIO POLITÉCNICO
“SANTIAGO MARIÑO”
ESCUELA DE INGENIERÍA ELECTRÓNICA
EXTENSIÓN MATURÍN

INFORME DE SISTEMAS DIGITALES II
CIRCUITO DIVISOR DE FRECUENCIA CON CIRCUITO SECUENCIAL (74161) CON SALIDA AUDIBLE.

Profesor: | Realizado por: |
Ing. Carlos Titus | Br. Franco B. Héctor J |
Materia:Sistemas Digitales II | Br. Martínez Eduardo |
| Semestre: |VII |
| Sección: | Nocturno -D |

Maturín, Noviembre de 2011
INTRODUCCIÓN

Se llama divisor de frecuencia a un dispositivo que produce a su salida una frecuencia menor que la de entrada. Suelen estar formados por contadores digitales.
El ciclo de servicio o rendimiento (duty cycle) de cualquier forma de onda rectangular se refiere al porcentaje del ciclo de la señal que permanece alto, enlógica 1. Si la señal pasa la mitad de su tiempo en lógica 1 y la otra mitad en lógica 0, tenemos una forma de onda con un ciclo de servicio del 50 %. Esto describe una onda perfecta, simétrica cuadrada.
El objetivo es lograr controlar el pulso del contador dividiendo así la frecuencia de entrada del reloj entre no solos lo valores par 2 con exponente (2, 3, 4, 5…..»)
Si no también en númerosimpares con en 3, 5, 7…

MARCO TEÓRICO

JK FLIP – FLOP
Probablemente es el flip-flop más usado en los circuitos secuenciales lógicos, por su capacidad para CONTAR y DIVIDIR. Entrega un pulso completo de salida por cada dos pulsos de entrada, característica tenida en cuenta por muchos para denominarlo, también, "toggle"(basculante, ondulante, Si - No - Si - No, etc.) flip-flop, o sencillamenteun T flip-flop.
Básicamente, el JK flip-flop es un biestable RS flip-flop con compuertas (clocked) dispuestas de tal forma que la acción PONER - QUITAR (set - reset) sea llevada a cabo por una sola línea de entrada.
Básicamente, se puede considerar el JK flip-flop como un circuito biestable con una sola entrada y dos salidas, completamente entre sí. En la práctica, el circuito integrado disponede dos entradas auxiliares, marcadas J y K, dispuestas para "condicionar}" el estado que debe tomar la salida a partir del momento que llegue la próxima transición activa del pulso clock.

Divisores de Frecuencia
Generalidades
Pueden realizarse con contadores asincrónicos o sincrónicos.
Asincrónico
Seguidamente vemos un divisor de frecuencia asincrónico realizado con FF-T (recuérdese que unFF puede ser fabricado a partir de cualquier otro FF) que poseen la propiedad de sacar un pulso por cada dos de entrada. Por ello la división final es
Sal= ent 2n

Sincrónico
Ejemplo de Diseño
Ahora bien, supongamos que no deseamos dividir por un número 2n sino por otro cualquiera. Para ello nos valdremos del contador sincrónico. Cuando la cantidad de pulsos llega a la cantidad M se diseñaráal último FF de tal manera que cambie el estado detectando así con ello la división. Siguiendo los pasos de diseño como recién se ha expuesto al diseñar un contador cualquiera sincrónico, podemos lograr nuestro cometido.
Supongamos que nuestro dato sea dividir por 3. Adoptamos, por ejemplo FF-JK y entonces, con el criterio anterior, lo diseñamos de la siguiente manera
M = 3
2n-1 < n = 2 2n MEl 74161
El IC tipo 74161 es un contador binario sincrono de 4-bit con carga paralela y despeje asíncrono. La lógica interna es similar al circuito que se muestra a continuación;
En este diagrama se ilustra la asignación de las entradas y las salidas. Cuando se habilita la señal de carga, las cuatro entradas de información se transfieren dentro de cuatro flip-flops internos QA a través deQD, y QD es el bit más significativo. Hay dos entradas de habilitación de cuenta llamadas P y T. Ambas deben ser iguales a1 para que opere el contador. Para cargar la información de entrada, la entrada despejada debe ser igual a 1 y la entrada de carga debe ser igual a 0. Las dos entradas de cuente tienen entradas no importa y pueden ser iguales ya sea a 0 o 1. Los flip-flops internos dispararan...