EC Unidad1

Estructura de Computadores

Unidad 1: Diseño digital y VHDL
Escuela Politécnica Superior - UAM

Copyright © 2007 Elsevier, “Digital Design and Computer Architecture”

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Índice

• Introducción
• Lógica combinacional
• Circuitos combinacionales
• Lógica secuencial

• Modelado estructural
• Bancos de prueba (testbenches)
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Introducción
• Hardware description language (HDL): permite diseñar lafuncionalidad de un circuito digital sin poner funciones
lógicas ni puertas. Diversas herramientas informáticas
producen o sintetizan el circuito concreto que realiza
dicha funcionalidad.
• Los circuitos comerciales se diseñan con HDLs
• Los dos HDLs principales son:
– VHDL
• Desarrollado en 1981 por el Dpto. de Defensa de EEUU
• Se convirtió en estándar IEEE (1076) en 1987

– Verilog
•Desarrollado en 1984 por Gateway Design Automation
• Se convirtió en estándar IEEE (1364) en 1995

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Simulación y síntesis
• Simulación
– Se aplican ciertos valores a las entradas
– Se comprueba si las salidas son correctas
– Mucho tiempo/dinero ahorrado por depurar en simulación y no en
hardware

• Síntesis
– Transforma el código HDL en un circuito (netlist) describiendo el
hardware (una lista depuertas y cables conectándolas)

IMPORTANTE:
Al describir circuitos en un HDL, es vital pensar en el
hardware que se debería generar (no es programar en C).

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Entidad - Arquitectura
• La entidad se utiliza para hacer una descripción "caja negra" del
diseño, sólo se detalla su interfaz (los puertos de entrada y
salida “ports”)

• Los contenidos del circuito se modelan dentro de la arquitectura

• Unaentidad puede tener varias arquitecturas
– Por ejemplo, la descripción de comportamiento que ha hecho el
diseñador y el modelo obtenido después de implementar el chip (postlayout)

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PORTS: La conexión con el exterior
PORT

Nombre
Identificador

Tipo de Dato

Modo
in = Entrada
out = Salida

inout
•Puerto de Entrada (Lectura) y Salida
(Escritura)
•El valor leído (Entrada) es aquél que
llega alpuerto, y no el valor que se le
asigna (Salida), en caso de existir.

Conjuntos de Valores que se les ha asignado un
nombre, de tal forma que un objeto (p.ej. una
Señal) de un determinado Tipo (p.ej. el tipo
std_logic) pueda tomar cualquier valor dentro
del conjunto de valores que define al Tipo
especificado.
std_logic
(std_logic_1164)

Valores ‘U’, ‘X’, ‘0’, ‘1’, ‘Z’,
‘W’, ‘L’, ‘H’, ‘-’std_logic_vector
(std_logic_1164)

Vector de std_logic

Integer
(standard)

Números enteros

Boolean
(standard)

Valores de cierto o falso

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Ejemplo de código VHDL
library IEEE;
-- similar a declaración de .h
use IEEE.std_logic_1164.all; -- para usar std_logic
entity inversor is
port (a : in std_logic;
y : out std_logic);
end inversor;
architecture comportamental of inversor is
begin
y <= not a;
--asignación con flecha
end comportamental;

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Síntesis de código VHDL
VHDL:
architecture comportamental of ejemplo is
begin
y <= (not a and not b and not c) or (a and not b and not c) or
(a and not b and c);
end comportamental;

Síntesis:
b
c

y

un5_y

y

a

un8_y
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Sintaxis VHDL
• Case insensitive (no distingue mayúsculas de minúsculas)
– Ejemplo: reset y Reset son la misma señal.
–Recomendación: poner siempre las mismas mayúsculas para
facilitar la lectura y las búsquedas.

• Los nombres no pueden empezar por números
– Ejemplo: 2mux no es un nombre válido.

• Se ignoran los espacios, tabuladores, retornos de carro
• Comentarios:
-- Desde un guión doble hasta el final de la línea.
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Sintaxis en VHDL: Identificadores
IDENTIFICADORES
Nombres o etiquetas que se usan para referirse a:Constantes, Señales,
Procesos, Entidades, etc.
Longitud (Número de Caracteres): Sin restricciones
Palabras reservadas por VHDL no pueden ser identificadores
En VHDL, un identificador en mayúsculas es igual que en minúsculas
Están formados por números, letras (mayúsculas o minúsculas) y guión
bajo “_” con las reglas especificadas en la tabla siguiente.
Reglas para especificar un identificador...