Electronica Digital

4. Se desea dise˜ar un modulador FSK (Frecuency Shift Keying). Este circuito proporciona n una se˜al peri´dica, cuya frecuencia puede tomar dos valores distintos, en funci´n de n o o la entrada. Para ello, se dispone de una se˜al de reloj de frecuencia 32, 76800kHz, de n manera que cuando la se˜al de entrada vale ’1’, la se˜al de salida tiene una frecuencia de n n 1, 09227kHz y si vale ’0’, 1,17029kHz. La se˜al de salida ha de tener un duty cycle del n 50 %. Para dise˜ar el modulador se propone la utilizaci´n del contador con carga paralelo n o de la figura y el m´ ınimo n´mero posible de puertas l´gicas y flip-flops. (2 puntos) u o CLRN Clear (active low) LDN Load (active low) ENT Clock enable ENP Clock enable A,B,C,D Parallel load QA,QB,QC,QD Counter output RCO Terminal Count CLK Clock(rising edge)

74163
LDN A B C D ENT ENP CLRN CLK

QA QB QC QD RCO

7. Para realizar cierto circuito, se necesita una memoria FIFO de 1k × 16. Sin embargo, debido a problemas log´ ısticos, s´lo se dispone de memorias SRAM de 256 × 8 y una o PLD EPM3064ALC44-6. Dise˜ar el circuito, diagrama de bloques y diagramas de flujo n necesarios. En la figura que sigue se puede ver el diagrama de tiemposde acceso (escritura y lectura) de la memoria disponible (as´ como todas las se˜ales que entran y salen de ı n la misma). La FIFO se controlar´ mediante pulsos en dos se˜ales (una para escribir y a n otra para leer), no se permiten accesos simult´neos. Una se˜al (EF) indicar´ cu´ndo la a n a a memoria est´ vac´ y otra (FF) cu´ndo est´ completa. (3 puntos) a ıa a a
address data cs write
0 X 0 1 12 2 3 3 4 4 5 5 6 6 7 7 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7

0

500

1 us

1500

4.

Manchester (2 pt)

En un sistema de comunicaciones, se utiliza la codificaci´n Manchester. En este sisteo ma, los bits se codifican mediante flancos: los ‘0’s se convierten en flancos de subida y los ‘1’s, en flancos de bajada (ver figura). Dise˜ar (s´lo es necesario los diagrama de bloques n o y de flujo) elcircuito electr´nico que decodifica se˜ales Manchester. Este circuito debe o n presentar las siguientes salidas: CD (carrier detected): esta se˜al valdr´ ‘1’ cuando el detector encuentre un bit n a completo y s´lo pasar´ nivel bajo cuando la se˜al de entrada no siga el c´digo o a n o Manchester. SIGOUT (signal out): esta se˜al se corresponde con la se˜al de datos decodificados. n n Cuando eldecodificador no encuentra se˜al a la entrada, pondr´ esta se˜al a ‘0’. n a n
10ns 10ns

20ns ’1’
clk sigin sigout cd

20ns ’0’

300

350

400

450

NOTAS: es interesante guardar la evoluci´n temporal de la se˜al de entrada para el o n dise˜o del decodificador. Adem´s, se dispone de un reloj de 200 MHz para muestrear n a los datos de la se˜al de entrada. El reloj no est´ sincronizado condichos datos. En la n a figura se ve el c´digo Manchester de la se˜al “01110100´´. Suponer que el primer bit de o n la se˜al siempre es ‘0’. n

6. Realizar un modulador PSK de dos bits de entrada. La modulaci´n es tal que la se˜al o n de salida tendr´ una fase dependiendo de la entrada: a 00 0◦ 01 90◦ 10 180◦ 11 270◦ En la siguiente figura se ve el resultado que queremos obtener, nos llega el reloj(clk) y el dato (i) y obtenemos nuestra modulaci´n PSK (salida). La frecuencia de la se˜al o n modulada es la mitad de la frecuencia de la se˜al de reloj. Las cuatro se˜ales PSK n n indican el resultado para cada uno de los cuatro posibles datos. Para realizar el circuito se dispone de 2 FF tipo JK, un multiplexor de 4 a 1 y el m´ ınimo n´mero de puertas posibles (1 punto). u

7

clk i 0 psk1001 (3) (2) (1) (0) salida 0011 0110 1100 1 1001

0

50

100

150

200

Entity:sim_psk Architecture:testbench_psk Date: Thu Jan 27 19:35:38 Hora estˆ¡ndar romance 2005 Row: 1 Page: 1 1 1001 0011 0110 1100 2 1001

200

250

300

350

400

ˆ¡ndar romance 2005 Row: 1 Page: 1 2 1100 1001 0011 0110 1100 3 1001

400

450

500

550

600

3 1100 1001 0011 0110...