Electrónica analógica transistores

Electrónica Industrial
Examen parcial
26 de marzo de 2012
UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA

Escuela de Ingenierías Industriales y
Civiles

Nombre:

SOLUCIÓN

DNI:
Firma:

1.(45 ptos.) Realizar la función siguiente
F = W,X,Y,Z(0,1,5,8,9) + d(2,4,10,13,15)
Utilizando el menor número posible de:
a) (15 ptos.) Puertas NAND y puertas NOT, una vez minimizada la funciónPara minimizar la función usamos los mapas de Karnaugh. Llevando la función F al
mapa de Karnaugh tenemos que:
WX

00

01

00

1

x

01

1

1

YZ

11
10

11

10
1

x

1x
x

x

Una posible función simplificada sería: F = Y’ Z + Y’ X’
Para implementarlo con puertas NAND en inversores aplicamos las leyes de De
Morgan:
F = Y’ Z + Y’ X’ = ((Y’ Z)’ · (Y’ X’)’)’Y el circuito lógico digital sería:

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b) (15 ptos.) Multiplexores MUX4:1 genéricos y puertas NOT (si son necesarias)
Realizamos una expansión por Shannon de la función lógica F para dejarla en su forma
canónica y tenertodas las combinaciones del multiplexor. En este caso usamos X e Y
como variables de control:
F = Y’ Z + Y’ X’ = X · [ Y’ · Z ] + X’ · [ Y’ · Z + Y’ ]
F = X · [ Y · (0) + Y’ · (Z) ] + X’ · [ Y · (0) +Y’ · (1) ]
F = X·Y·(0) + X·Y’·(Z) + X’·Y·(0) + X’·Y’·(1)
Que llevado a un MUX4:1 quedaría como:

Vcc

0

1

F
Z

2

3

0
1

X Y

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Civiles

c) (15 ptos.) Decodificadores 74x138 (se adjunta hoja de características) ypuertas NAND.
F = W,X,Y,Z(0,1,5,8,9)

Vcc

74x138
G1

Y0

G2A

Y1

G2B

Y2
Y3
Y4

Z

A

Y5

B

Y6

C

Y7

Y
F

X

74x138
W

G1

Y0

G2A

Y1

G2B...