Ensayo

UNIVERSIDAD TECNOLÓGICA DEL VALLE DE TOLUCA

ENSAYO
VHDL (HARDWARE DESCRIPTION LANGUAGE)

POR:

JUAN ANTONIO RAMÍREZ BIBIANO

REVISA:

M. en C. FRANCISCO JAVIER RAMÍREZ RUIZ

LERMA, ESTADO DE MÉXICO, SEPTIEMBRE DE 2010

INTRODUCCIÓN:
Los Dispositivos Lógicos Programables (PLD) son dispositivos digitales que tienen una amplia variedad de aplicaciones gracias a sus arreglos lógicosprogramables que lo vuelven un dispositivo flexible para su uso en múltiples aplicaciones. Podemos encontrar los que son las GAL, PAL, PLA, FPGA y otras que son integrados con determinados números de pines tanto como de entrada y salida y diferentes arreglos lógicos en su interior.
Estos dispositivos necesitan de una programación para poder utilizarlos, es por eso que en esta ocasión el objetivoprincipal de el presente ensayo es el de describir el funcionamiento de un lenguaje de programación como lo es el VHDL.
VHDL significa o se puede traducir como Lenguaje de Descripción de Hardware y fue en 1980 que tuvo sus orígenes debido a los grandes avances del diseño de circuitos digitales pero no fue hasta 1987 que obtuvo una norma oficial que fue llamada IEEE 1076 y en 1993 adopto otraversión que fue la IEEE 1164. En sus inicios VHDL tenía dos objetivos principales que eran:
1. Tenía que servir como un lenguaje que permitiera documentar la estructura de los diferentes circuitos digitales.
2. Aporto funciones para modelar los comportamientos de los circuitos digitales. Además se uso como entrada de programas que entonces usaban para simular circuitos.
En años recientesVHDL ha permitido el ingreso de sistemas CAD que es un sistema que sirve apara sintetizar el código VHDL en alguna implementación de hardware.

DESARROLLO:
VHDL es un leguaje orientado a describir o modelar destinado a analizar y evaluar el comportamiento de un sistema digital, VHDL consta de una estructura general conformada por módulos o unidades de diseño, cada modulo o unidad cuenta condeclaraciones e instrucciones que evalúan el comportamiento del sistema. Existen 5 tipos de unidades de diseño en VHDL que son los siguientes:
* Declaración de entidades (entery declaration).
* Arquitectura (architecture).
* Configuración (configuration).
* Declaración del paquete (package declaration).
* Cuerpo del paquete (package body).

En el desarrollo de un VHDL esindispensable utilizar dos de los cinco módulos que son el de entidad y arquitectura los tres restantes pueden o no incluirse esto se debe a que la entidad se considera como unidad de diseño primaria y la de arquitectura es secundaria y esta depende de las primarias para que se analicen entre ellas.
En este caso la entidad se puede decir que la entidad son los elementos electrónicos, en las entidades sedeclaran las entradas y salidas que se asignan a un puerto en este caso del integrado que se este utilizando, se le asigna un nombre, modo y un tipo de dato. El nombre identifica al puerto, el modo se puede decir que define la dirección tomara el dato y puede ser de las siguientes formas in (entrada), out (salida), inout (entrada/salida) y buffer (retroalimentación). El tipo o los tipos de datos spueden ser bit (0 o 1 lógico), boolean (falso o verdadero), bit vector (conjunto de bits), integer (numero entero).
La arquitectura es la estructura que describe como funciona la entidad y permiten que los procedimientos o funciones de la entidad se cumplan de la manera correcta; existen tres tipos de diseños de arquitecturas:
1. Estilo funcional: este modo podría representarse como una cajanegra en donde solo importan las entradas y las salidas sin importar el proceso que se realice.
2. Estilo de flujo de datos: en este se muestra como los datos se transfieren de una señal a otra sin necesidad de usar secuencias lógicas.
3. Estilo estructural: su comportamiento se puede interpretar como el de modelos lógicos como son sumadores, compuertas, etc.
El lenguaje VHDL se basa...