Es lo que hay

Problemas Pipeline
Curso 2011-2012
1. Se quiere estudiar el problema de los conflictos de acceso a memoria en las CPU
segmentadas. Para ello se elige una CPU segmentada (CPUS) de 5 etapas sin
conflicto y otra CPU segmentada (CPUC), también de 5 etapas, con conflicto de
acceso a memoria (memoria de datos y de instrucciones son la misma) pero cuyo
clock es un 5% más rápido que el de laprimera. ¿Cuál es la más rápida? Ambas
CPUs implantan el mismo juego de instrucciones y se ha calculado que un 40% de
las instrucciones ejecutadas acceden a memoria.

2. Se quiere estudiar el impacto de los conflictos en el pipeline por dependencia de
datos. Suponga que el 30% de las instrucciones son de carga, y que la mitad de las
instrucciones que siguen a una instrucción de carga dependen delresultado de la
carga. Si el conflicto crea un retraso en la ejecución de la instrucción de un ciclo de
reloj, ¿cuánto más rápida es la misma máquina con pipeline ideal (CPI=1) frente a la
descrita? Ignorar cualquier otro tipo de parón en el pipeline.

3. Se ha calculado cómo se distribuyen las instrucciones de salto dentro del conjunto
de instrucciones para una cierta CPU con pipeline de 5etapas:
• Saltos condicionales: 20%
• Resto de saltos (JUMP y CALL): 5%
• De los saltos condicionales, en el 60% se da la condición de salto
El salto es resuelto al final del segundo ciclo para los saltos sin condición y en el
tercer ciclo para los saltos condicionales. ¿Cuánto más rápida es la misma máquina
si se supone que no hay problemas con los saltos?
4. Las fases de ejecución de lasinstrucciones de una máquina y su duración respectiva
son: IF(20 ns), ID (10 ns), EX (40 ns), M (20 ns), WB (2 ns). El periodo de reloj
está ajustado al mínimo necesario para ejecutar una fase por ciclo de reloj. Supuesto
que todas las instrucciones tienen estas cinco fases:
a. Calcular el factor de mejora si se segmenta la CPU. Suponer que no hay parones en
el pipeline y que al segmentar esnecesario incrementar el periodo de reloj en un
25%.
b. Recalcular el factor de mejora del procesador segmentado respecto al no
segmentado si al estudiar la ejecución de las instrucciones se encuentran los
siguientes resultados:
• Un 20% de las instrucciones tiene problemas de conflicto de datos que genera 2
ciclos de parada en el pipeline.
• El 40% de las instrucciones son de salto yprovocan de media 1.5 ciclos de
parada.

5. Suponga una CPU no segmentada (similar a la de los apuntes) donde cada fase de
ejecución de la instrucción tiene los siguientes tiempos: IF (5 ns), ID (3 ns), EX(5
ns), M(5 ns), WB(1 ns). El circuito de control genera las fases en función del código
de cada instrucción. Todas las instrucciones tienen las fases IF e ID. A continuación
se indica portipo de instrucción qué fases adicionales tiene y la frecuencia media de
aparición de ese tipo de instrucción en cualquier programa:
• Instrucciones de lectura desde memoria: EX, M y WB, 20%
• Instrucciones de escritura en memoria: EX, M, 10%
• Instrucciones aritméticas: EX, WB, 50%
• Instrucciones de salto: EX, WB (se ha tomado la actualización del PC como la
de un registro cualquiera), 20%.Calcular:
a. CPI del procesador no segmentado.
A continuación, se segmenta el procesador, y se supone que no hay problemas de parada
en el pipeline. Para segmentar se utilizan registros de 1 ns de retardo. Calcular:
b. Mejora en el rendimiento del procesador segmentado respecto al no segmentado.
Por último, se toman medidas reales del procesador segmentado y se observa:
• El 25 % de lasinstrucciones de lectura desde memoria generan un ciclo de
parada por conflicto de datos.
• El 30 % de las instrucciones de salto son saltos sin condición que se
resuelven al final del segundo ciclo de ejecución de la instrucción.
• Del 70 % de instrucciones de salto restantes (saltos con condición), un 80 %
no provocada parada en el pipeline. En el 20 % restante hay que esperar
hasta el final...