Estructura Segmentada

´ DEPARTAMENTO DE AUTOMATICA

Arquitectura e Ingenier´a de Computadores ı Ingenier´a Inform´ tica ı a Tema 2

Estructuras segmentadas Problemas
1. Consid´ rese la ejecuci´ n de un programa de 15000 instrucciones en un procesador segmentado e o ´ con una velocidad de reloj de 25 Mhz. El cauce es de 5 etapas y se emite una instrucci on por ciclo. a) Calcular la ganancia frente a un computadorno segmentado. b) Calcular el rendimiento en MIPS del procesador. 2. Un procesador no encauzado X tiene un reloj de 25 Mhz y una media de 4 ciclos por instrucci´ n. Una mejora de este procesador, Y , consiste en un procesador encauzado de 5 etapas, pero o su reloj debe reducirse a 20 MHz por causa de los latches. a) Si ejecutamos un programa de 100 instrucciones, ¿cu´ l es la ganancia delprocesador Y a frente al procesador X? b) Calcular el rendimiento en MIPS de los dos procesadores. 3. Se tiene un sumador encauzado de cuatro etapas. La etapa de m´ ximo retardo necesita 20 ns a para su ejecuci´ n. o ´ a) ¿Cu´ l es la m´ xima frecuencia de operacion del cauce? a a b) ¿Cu´ nto tiempo se tardar´ en obtener la suma de dos vectores de 100 componentes usana a do el m´nimo periodo de relojposible? ı c) Calcular el tiempo m´nimo para sumar las 100 componentes de un vector suponiendo que ı tenemos la posibilidad de realimentar la salida a cualquiera de las dos entradas, que se puede retardar la realimentaci´ n y que estamos trabajando con el m´nimo periodo. o ı ´ d) ¿Qu´ ganancia se obtiene en la operacion del apartado anterior frente a un sumador no e encauzado con un retardo de 80 ns?o 4. La figura muestra la conexi´ n entre los registros y la CPU de un computador de tipo registro´ registro, con encauzamiento de instrucciones de cuatro etapas: fetch, b usqueda de operadores, operaci´ n y almacenamiento de resultados. Todas las etapas tienen con el mismo periodo T . o ´ a) Dibujar el diagrama de la evolucion del cauce en el tiempo. b) Si se quiere ejecutar el cauce? LD R2, LDR1, lazo: ADD R2, DJNZ R1, ´ programa adjunto, ¿como ser´a la secuencia de ocupaci´ n del ı o 0H 30H R1 lazo ; ; ; ; carga en R2 el valor inmediato 0H carga en R1 el valor inmediato 30H R2 = R2 + R1 (decrementa R1 y salta si no es 0) 1

Banco de registros

CPU

c) ¿En cu´ ntos ciclos mejorar´a la ejecuci´ n del programa anterior si dotamos al sistema a ı o con la posibilidad de lectura deoperandos desde la propia ALU? ´ d) Si tuvi´ ramos la posibilidad de realizar bifurcacion retardada, de modo que se pueda e ejecutar una instrucci´ n mientras se decide el salto, ¿cu´ l ser´a la secuencia de ejecuci´ n o a ı o del programa que mejorar´a el rendimiento? ¿En cu´ ntos ciclos mejorar´a la ejecuci´ n? ı a ı o ´ 5. Dado el siguiente fragmento de codigo, sup´ ngase que se ejecuta en uncomputador DLX y o que el valor inicial de R3 es R2+396. Se pide: a) Mostrar la evoluci´ n de las instrucciones en el cauce suponiendo que no existe la posibio ´ lidad de realimentaci´ n de datos entre etapas (forwarding) y que, ante una instrucci on de o ´ salto, el cauce espera a su resolucion. ¿Cu´ ntos ciclos se tardar´a en ejecutar este bucle? a ı ´ b) Repetir el apartado anterior suponiendo quese dispone de realimentaci on de datos entre etapas (forwarding) y que los saltos no son tomados. c) Suponiendo las mismas condiciones del apartado b) y que la m´ quina permite un delaya ´ slot, reordenar el c´ digo para obtener un mejor rendimiento y mostrar la evoluci on de las o instrucciones en el cauce. ¿Cu´ ntos ciclos se tardar´a en ejecutar el bucle? a ı Loop: LW R1, 0(R2) ADDI R1, R1, #1SW 0(R2), R1 ADDI R2, R2, #4 SUB R4, R3, R2 BNEZ R4, Loop ´ 6. Dado el siguiente fragmento de codigo, sup´ ngase que se ejecuta en un computador DLX con o m´ ltiples unidades funcionales con las caracter´sticas explicadas en teor´a (es decir, la latencia u ı ı ´ de la suma es 4 ciclos y la latencia de la multiplicacion es 7 ciclos) y que, adem´ s, el valor a inicial de R4 es R2+792. Se pide: a)...