Examen Arquectura Computacional

SEGUNDO PARCIAL ISC-359

Problema 1 (12 puntos).
Supongamos que analizamos la lógica de la figura que se muestra a continuación y
determinamos que ser separado en seis bloques, llamados A, B, C,D, E y F, teniendo
retraso de 90, 30, 40, 10, 70 y 20 pico-segundos respectivamente. El registro para datos
toma 20 ps.

90ps

30ps

40ps

10ps

70ps

20ps

20ps
clk

(A) Compute lalatencia y el rendimiento del mismo (throughput)
latencia = 90 + 30 + 40 + 10 + 70 + 20 + 20 => latencia = 280 ps
throughput = 1 / 280 = 3.57 GOPS
(B) Si se permite la inserción de un registro,Convirtiendo el circuito en un pipeline de dos
etapas, Cuál es el nuevo rendimiento y latencia del circuito?
latencia = 90 + 30 + 40 => latencia = 180 ps * 2 = 360 ps
throughput = 1/180 * 1000 = 5.55GOPS
(C) ? Cual es el número de registros que debe insertarse para que el rendimiento del mismo
sea óptimo? Explique el diseño, el rendimiento y la latencia del mismo.
Se divide en 5 etapas, concada etapa con su propio registro, excepto la quinta etapa que
tiene la unión de E y F. Mostrando lo siguiente:

90ps

20ps

30ps

20ps

40ps

20ps

10ps

20ps

70ps

20ps

20psclk

clk

clk

clk

clk
latencia = 90 + 20 => latencia = 110ps
110ps * 5 = 550ps
throughput = 1/110ps = 9.09 GOPS

Problema 2 (4 puntos).
Explique brevemente lo que es un peligroestructural en el pipeline. Explique también
cómo en el Intel i7 se evita este gracias al cache L1.
Respuesta:
● Ocurre cuando un recurso debe ser utilizado por varias instruciones
simultaneamente, osea, hay un conflicto de recursos. Intel i7 evita este dividiendo l1
en dos, uno para istrucciones y otro para datos.

Problema 3 (8 puntos).
La siguiente tabla de los parámetros para un númerode diferentes caches. Su tarea es
llenar los campos faltantes en la misma. Recuerde que m es el numero de bits de direccion
de la memoria fisica. C es el tamano del cache (en bytes), B es el...