Examen De VHDL

Sistemas Digitales - 66.17
Trabajo Pr´actico 1

Contador BCD de 4 d´ıgitos con salida a display 7 segmentos

Sistemas Digitales - 66.17

Facultad de Ingenier´ıa - UBA

2

1.

Objetivo

El presente Trabajo Pr´
actico consta en especificar, dise˜
nar, describir una arquitectura,
simular, sintetizar e implementar en FPGA un sistema digital para un contador BCD
de 4 d´ıgitos con salida a un displayde 7 segmentos.

2.

Especificaciones
1. Implementar en lenguaje descriptor de hardware VHDL: un contador BCD de 4
d´ıgitos y un controlador para un display de 7 segmentos de 4 cifras. El contador
se deber´
a incrementar aproximadamente cada 1 segundo.
2. Sintetizar con la herramienta ISE la descripci´on de hardware para la FPGA:
• Fabricante: Xilinx
• Familia: Spartan 3
• Modelo: xc3s200
•Encapsulado: FT256
• Speed: -4
3. Implementar la descripci´
on en el kit de desarrollo “Spartan-3 Starter Board”de la
empresa digilent.
4. Generar un informe (no m´
as de 5 hojas, sin contar el c´odigo) que incluya:
• Diagrama en bloques, entradas y salidas de cada bloque.
• Simulaciones (incluyendo algunas capturas de pantalla).
• Tabla de resumen de s´ıntesis, detallando: slices, Flip-Flops, LUTsutilizadas, Cantidad de gated-clocks (GCLK) y frecuencia m´axima de reloj a la
que es operable el circuito (todos los items, salvo la frecuencia m´axima de
reloj, con indicaci´
on de porcentajes de utilizaci´on).
• C´
odigo fuente VHDL.

3.

Desarrollo

El diagrama en bloques de la arquitectura propuesta se puede observar en la figura 1.
En la misma se reconocen varios elementos, entre ellos:Contadores
Generador de enable

3

Figura 1: Diagrama en bloques de la arquitectura propuesta.

4

Controlador de display 7-segmentos
La idea del trabajo pr´
actico es implementar 4 contadores BCD. Estos deber´an ser
conectados de forma tal de que generen una cuenta en formato decimal. El contador
poseer´a una entrada de reset para incializarlo en cero, la cual se implementar´a utilzando
un bot´on(pulsador) provisto en el kit de desarrollo. Los 4 contadores alimentar´an al
controlador de display 7 segmentos, el cual se encargar´a de presentar en el display del
kit de desarrollo el valor de la cuenta.

3.1.

Contadores

Deber´an contar de 0 a 9. Deben tener una entrada de reset que los ponga a cero y una
entrada de enable. Tendr´
an una salida de 4 bits en la cual reflejar´an el valor de lacuenta,
como lo muestra la figura 2.

Figura 2: Contador BCD (se instanciar´
an 4, como lo muestra la figura 1).

3.2.

Generador de Enable

El objetivo de este bloque es dividir la frecuencia de reloj de la placa de 50MHz a una
frecuencia adecuada para que el contador pueda incrementar su cuenta cada aproximadamente 1 segundo. En la figura 3 se puede observar la forma de onda que tendr´a la
se˜
nal.Dicho hardware se puede implementar bas´andose en un contador.

Figura 3: Generador de pulsos de enable.

5

3.3.

Controlador de display 7-segmentos

El kit “Spartan-3 Starter” tiene un display de 7-segmentos de 4 caracteres el cual es
controlado por los pines de entrada/salida de la FPGA.
Como se observa en la figura 4, cada d´ıgito comparte ocho se˜
nales de contol para encender cada LEDindividual que corresponde a un segmento del caracter. Cada caracter
tiene un ´
anodo asociado. Poniendo un ‘0‘ en el terminal de la FPGA que se conecta a
ese ´anodo, se selecciona el caracter a encenderse.

Figura 4: Conexi´
on entre los I/Os de la FGPA y el display.

Ejemplo de funcionamiento:
Si se quiere escribir el n´
umero 3 en la segunda cifra del display, se deber´an ingresar las
se˜
nales comolo muestra la figura 5.

Figura 5: Estado de las se˜
nales para encender un 3 en la segunda cifra.

Para que el display pueda presentar los cuatro caracteres, se requiere multiplexar las

6

Figura 6: Secuencia de encendido de los ´anodos.

se˜
nales correspondientes a los puertos a, b, c, d, e, f, g y dp. Para ello, se debe activar
durante un tiempo cada uno de los cuatro ´anodos del display,...