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Logica programable
CPLD – FPGA

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CPLD y FPGA

FPGA : Field Programmable Gate Array :
Nombre generico para circuitos programables de granularidad muy fina..
Arquitecturas con muchos Flip-flops (mas de 10 000), con recursos de
memoria estatica (distribuida (CLBs) y dedicada (Bloques de 4K o18K
bits)), dispositivos de gestion de relojes y otros recursos logicos.
Un FPGA podria ser comparado a un ASIC « en kit ».
La configuracion de los FPGA Xilinx se hace por escritura de una
memoria estatica (SRAM) a cada puesta bajo tension.

CPLD : Complex Programmable Logic Device :
Arquitecturas de circuitos de logica programable basadas en una
estructura de typo PAL (puertas AND/OR).
El uso delos CPLDs se limita a funciones simples (si se compara con las
aplicaciones FPGA).
Los CPLDs Xilinx se configuran por escritura de una memoria Flash o
EEPROM interna.

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PARTICULARIDADES
De los CPLD y FPGA Xilinx

CPLD :
• Predictabilidad en cuanto a la frecuencia de
funcionamiento.
• Capacidad logica equivalente : De 4 à 30 PALs 22V10
•Entradas/salidas : 36 ... 288 (familias XC9500).
• Rutabilidad extendida para permitir evoluciones de
diseño sin modificar el pinout (Pin Locking)
• Ideal para aplicaciones de tipo :
– Decodificacion rapida de direcciones (< 5ns)
– Maquinas de estado complejas

• Alternativa economica para diseños a base de PALs.

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Arquitectura simplificada
De un CPLD(1)

Macro-cell
D

Q

D

Q

D

Q

Matrices
and/or

{

Salida combinatoria
o
con registro

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Arquitectura simplificada
De un CPLD (2)
Implementacion de ecuaciones booleanas
Por establecimiento de conexiones

A := /A * B * C
+ A * /B * C
+ /A * /B;

A
D

Q

D

Q

B

C
D

Q

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Soluciones CPLDXilinx
COOLRUNNER XPLA3 y COOLRUNNER-II

CPLDs de muy bajo consumo y configuracion por
memoria EEPROM interna :
• Tecnologia desarrollada inicialmente por Philips
• Hasta 384 macrocells
• Consumo en standby : < 100µA
• Consumo en funcionamiento inferior de mas del 50%
al de las tecnologias tradicionales.
• Tiempo de propagacion Pin to Pin predictible
• Configuration JTAG
• Excellentespossibilidades de Pin Locking
• Alimencation 3.3v, I/Os compatibles 5v

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PARTICULARIDADES
De los CPLD Xilinx

Consumo tipico de los CPLDs XC95xx en tecnologia 3,3 v :

XC9536-XL
( 36 macrocells )

XC95288-XL
( 288 macrocells )

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PARTICULARIDADES
De los CPLD Xilinx

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Consumo tipico de un CPLD COOLRUNNERde alta capacidad en tecnologia 3,3 volts)
Icc (mA)
200

100

0

0

50

100

150

200

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ARQUITECTURA
De los FPGA Xilinx

Bloques de entrada/salidas (IOB)
Bloques bi-directionales que incluyen :
Buffers, bascules y latch de entrada,
buffer tri-state y Flip-Flop de salida…

Bloques de logica
configurables (CLB)
Incluyen :
logica combinatoria yregistros.
Cada CLB puede tambien ser configurado como
ALU 2 bits,
y como memoria sincrona, simple o de doble
puerto ultra rapida

1 CLB = 1Slice

Recursos de interconexiones
programable
- Lineas largas verticales para señales de control
-Lineas largas horizontales para buses de datos
- Interconexiones generales
- Interconexiones directas
- Lineas de distribucion de relojes

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Arquitecturas Spartan-3
Bank 0

I/O Blocks
Block SelectRAM
(18 Kbits/block,
Doble puerto)
Bank 1

Multiplicadores
dedicados 18x18
Bloques de Logica
Configurables
1 CLB = 4 Slices

 Core = 1,5 v
 I/Os = 1.5, 1.8, 2.5 o 3.3v (seleccion
por banco)

 I/Os no compatibles 5v

De 4 a 12 DCM (Digital Clock Managers)
y 4 x 2 buffers de relojes

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