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Circuitos secuenciales

Circuitos secuenciales
Los circuitos lógicos secuenciales contienen uno o más bloques lógicos combinacionales
junto con elementos de memoria en un camino de realimentación con la lógica.

Hay varios puntos importantes:
Se necesita tener las señales correlacionadas en el tiempo, I.e., las señales no han de
mezclarse (en el tiempo). No importa donde esten lasfronteras.
De hecho, si el retraso a través de la lógica fuese exáctamente el mismo, no se
necesitarían relojes. Los estados se almacenarían en las puertas y las líneas de conexión.
Los relojes sirven para enlentecer las señales demasiado rápidas mediante Latches y FlipFlops, que actúan de barreras.
Con un latch, la señal no puede propagarse hasta que el nivel del reloj es alto (latch
activado anivel alto)
Con un FF, la señal sólo puede propagarse durante el flanco de subida del reloj (FF
activado por flanco de subida).

Los elementos de memoria son LATCHES o FLIP-FLOPS

DMI

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Circuitos secuenciales – A. Diéguez

Circuitos secuenciales

Circuitos secuenciales – A. Diéguez

Elementos de memoria: Latches

El problema es que latches y FFs también enlentecen las señaleslentas.
Los latches enlentecen la señal en el retraso a través del latch (td-q).
Los FFs enlentecen la señal en el tiempo de set-up más el retraso desde la llegada del
reloj hasta que se tiene el dato a la salida (tsu + tck-q).

El problema más importante es que el reloj controla la carga de los latches/registros y nos
es posible garantizar su distribución instantánea

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Circuitossecuenciales – A. Diéguez

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Circuitos secuenciales – A. Diéguez

Elementos de memoria: Latches

Elementos de memoria: Latches

Los elementos de memoria en sistemas VLSI son LATCHES o FLIP-FLOPS tipo D
D LATCH/FF significa Delay: Un FF D retrasa la señal (dato) un cliclo de reloj
El latch más simple tipo D:
Almacena un 1 o un 0 en una capacidad
Interruptor cerrado: la capacidad secarga a la señal de entrada
Interruptor abierto: la capacidad mantiene el valor

El latch estático tipo D:
Utiliza realimentación para almacenar, no una capacidad
Puede recordar mientras se mantenga la alimentación
La capacidad sólo es necesaria para recordar el valor durante la conmutación
CLOCK=‘1’: La señal de entrada pasa a la salida Q (el latch es transparente)
CLOCK=‘0’: La últimaentrada determina Q

Posible implementación:
Posible implementación:
12 transistores
Hay una degradación del
tsetup debido a la puerta de
transmisión
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Circuitos secuenciales – A. Diéguez

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Elementos de memoria: Latches

Circuitos secuenciales – A. Diéguez

Elementos de memoria: Latches

El inversor C2MOS (Clocked-inverter):
El inversor C2MOS es un híbrido entre una TG y unINV
E flota cuando el reloj φ está bajo
E invierte la entrada E cuando el reloj φ está alto

El MUX D-LATCH
Es simplemente un multiplexor
CLOCK=‘1’: D pasa a Q
CLOCK=‘0’: Q se mantiene a través del camino de realimentación

El latch C2MOS (Clocked-inverter):
14 transistores
φ=‘1’: G1 está ‘on’, el latch es transparente. La señal D viaja D X q
φ =‘0’: G2 está ‘on’. El latch almacena X qX formando un bucle no inversor

Implementado con puertas tiene 12 transistores + 2 del buffer de salida
Si C y !C tienen retrasos diferentes se produce un glitch
La entrada es buffered: tiempo de setup aislada de la impedancia de salida de la etapa
anterior

Layout más simple
No hay puerta de paso a la entrada
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Circuitos secuenciales – A. Diéguez

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Circuitos secuenciales –A. Diéguez

Elementos de memoria: Latches

Elementos de memoria: Latches

El MUX D-LATCH: implementación alternativa

Alternativas dinámicas:

Timming:

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Circuitos secuenciales – A. Diéguez

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Elementos de memoria: Flip-Flops
Flip-

Circuitos secuenciales – A. Diéguez

Elementos de memoria: Flip-Flops
Flip-

Mayoritariamente basados en estructuras Master-Slave...