Informe lab

UNIVERSIDAD DE LOS LLANOS
FACULTAD DE CIENCIAS BÁSICAS E INGENIERÍA
INGENIERÍA ELECTRÓNICA
CIRCUITOS DIGITALES I
LABORATORIO N° 3

JORGE ANDRES BONILLA BONILLA 161003505
JUAN CAMILO DIAZARCILA 161003513
FEDERICO ALEJANDRO VELASQUEZ ÑUSTES 161003543

Planteamiento
Realizar en lenguaje VHDL un comparador, Teniendo como entrada A y B que van a ser vectores de 4 bits,teniendo como número máximo el número 15 que serán ingresados por los interruptores que trae la tarjeta, la cual deberá mostrar a través de un display de 16 segmentos con ánodo común que va a estarconectado a los periféricos que trae integrado la nesys 3. Este proyecto nos mostrará: (<) si A es menor que B ,(>) si A es mayor a B o (=) si A y B son iguales, así como también: (P) si A es un numeropar y (I) si A es un número impar, esto se hará a partir de uno de los pulsadores que trae integrados en la tarjeta nesys; cuando se oprima alguno de estos el display indicará si A es par oimpar.
Recursos
Para digitar el código descriptivo, se usó Xilinx ISE Design Suite 12.1 y para implementar el diseño
se usó una tarjeta nesys 3, una protoboard, un display de 16 segmentos ánodocomún, jumper que conecta la nesys 3 con el protoboard y resistencias para evitar daños en la tarjeta.

Procedimiento y Resultados
Se dispone de dos vectores de 4 posiciones cada uno, a estos seles llamara A y B que van a ser de tipo logic_vector (3 downto 0) y también se utiliza un pulsador al que se le llama sel, el cual es de tipo lógico. La comparación se lleva a cabo utilizando lacondición if y este se utiliza para comparar si la variable sel esta en ‘0’ o en ‘1’ y poder realizar una estructura de” if anidados” con la instrucción elsif con lo cual se puede afirmar si Aes mayor, menor o igual que B:
- Primero se realizó el programa en xilinx ISE Design Suite 12.1 a partir de un módulo al que llamamos “Modulo”; En este se utilizaran las librerías “ IEEE”;...