Introduccion a basys 2

Páginas: 3 (611 palabras) Publicado: 24 de enero de 2011
Tgo. Marco Antonio Contreras García.
23 de Enero de 2011

Tarea T11. Se requiere que la caja fuerte de una empresa se abra si Pedro Y Pablo están presentes O cuando esté la suegra de Pedropero NO esté la de Pablo. Un uno significa que la persona está presente y la caja se debe abrir si la salida F es uno. Describe este proyecto en verilog.

Diagrama de bloques.
Pedro

F
Suegra de PedroSuegra de Pablo
Pablo

Ecuaciones:
La caja fuerte se abrirá solo si están presentes Pedro y Pablo, o que este presente la suegra d Pedro pero no lo este la suegra de Pablo.
F=(Pedro &Pablo)|(Suegra_Pedro & ~Suegra_Pablo)
Diagrama Lógico:

Tabla de verdad.
  | Pedro | Pablo | Suegra_Pedro | Suegra_Pablo | F |
0 | 0 | 0 | 0 | 0 | 0 |
1 | 0 | 0 | 0 | 1 | 0 |
2 | 0 | 0 |1 | 0 | 1 |
3 | 0 | 0 | 1 | 1 | 0 |
4 | 0 | 1 | 0 | 0 | 0 |
5 | 0 | 1 | 0 | 1 | 0 |
6 | 0 | 1 | 1 | 0 | 1 |
7 | 0 | 1 | 1 | 1 | 0 |
8 | 1 | 0 | 0 | 0 | 0 |
9 | 1 | 0 | 0 | 1 | 0 |
10| 1 | 0 | 1 | 0 | 1 |
11 | 1 | 0 | 1 | 1 | 0 |
12 | 1 | 1 | 0 | 0 | 1 |
13 | 1 | 1 | 0 | 1 | 1 |
14 | 1 | 1 | 1 | 0 | 1 |
15 | 1 | 1 | 1 | 1 | 1 |

Diagrama lógico en Verilog
`timescale1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: ITESO
// Engineer: Tgo.Marco Antonio Contreras Garcia
//
// Create Date: 21:27:2701/23/2011
// Module Name: T11

// Description: Se requiere que la caja fuerte de una empresa
//abra si Pedro y Pablo están presentes, o cuando la suegra de
// este presente pero no la suegrade Pablo. Un uno significa que
// la persona está presente y la caja se debe abrir si la salida
// F es uno.

//////////////////////////////////////////////////////////////////////////////////module T11(
input Pedro,
input Pablo,
input Suegra_Pedro,
input Suegra_Pablo,
output F
);

assign F=(Pedro&Pablo)|(!Suegra_Pablo&Suegra_Pedro);

endmodule...
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