Libro Vhdl

Introducción al lenguaje VHDL

II-31

SUBTYPE POSITIVE IS INTEGER RANGE 1 TO INTEGER'HIGH; -- predefined array types: TYPE STRING IS ARRAY (POSITIVE RANGE ) OF CHARACTER; TYPE BIT_VECTOR IS ARRAY (NATURAL RANGE ) OF BIT; TYPE FILE_OPEN_KIND IS (READ_MODE, WRITE_MODE, APPEND_MODE); TYPE FILE_OPEN_STATUS IS (OPEN_OK, STATUS_ERROR, NAME_ERROR, MODE_ERROR); ATTRIBUTE FOREIGN: STRING; ENDSTANDARD;

package TEXTIO is -- Types definitions for Text I/O type LINE is access string; type TEXT is file of string; type SIDE is (right, left); subtype WIDTH is natural; -- Standard Text Files file input : TEXT open READ_MODE is "STD_INPUT"; file output : TEXT open WRITE_MODE is "STD_OUTPUT"; -- Input Routines for Standard Types procedure READLINE(file f: TEXT; L: inout LINE); procedure READ(L:inoutLINE; VALUE: out bit; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out bit); procedure READ(L:inout LINE; VALUE: out bit_vector; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out bit_vector); procedure READ(L:inout LINE; VALUE: out BOOLEAN; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out BOOLEAN); procedure READ(L:inout LINE; VALUE: out character; GOOD : outBOOLEAN); procedure READ(L:inout LINE; VALUE: out character); procedure READ(L:inout LINE; VALUE: out integer; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out integer); procedure READ(L:inout LINE; VALUE: out real; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out real); procedure READ(L:inout LINE; VALUE: out string; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE:out string); procedure READ(L:inout LINE; VALUE: out time; GOOD : out BOOLEAN); procedure READ(L:inout LINE; VALUE: out time); -- Output Routines for Standard Types procedure WRITELINE(file f : TEXT; L : inout LINE); procedure WRITE(L : inout LINE; VALUE : in bit; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0); procedure WRITE(L : inout LINE; VALUE : in bit_vector; JUSTIFIED: in SIDE := right;FIELD: in WIDTH := 0);

Miguel Angel Freire Rubio

Dpto. de Sistemas Electrónicos y de Control.. EUITT. UPM

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procedure WRITE(L : inout LINE; VALUE : in BOOLEAN; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0); procedure WRITE(L : inout LINE; VALUE : in character; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0); procedure WRITE(L : inout LINE;VALUE : in integer; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0); procedure WRITE(L : inout LINE; VALUE : in real; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0; DIGITS: in NATURAL := 0); procedure WRITE(L : inout LINE; VALUE : in string; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0); procedure WRITE(L : inout LINE; VALUE : in time; JUSTIFIED: in SIDE := right; FIELD: in WIDTH := 0;UNIT: in TIME := ns); end TEXTIO;

Miguel Angel Freire Rubio

Dpto. de Sistemas Electrónicos y de Control.. EUITT. UPM

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III-1

DESCRIPCIÓN DEL FUNCIONAMIENTO
0.- Resumen del Capítulo Conceptos Teóricos: • • • • • Estilos de descripción Procesos Descripciones Estructurales Modelo de Simulación Sentencias secuenciales y Sentencias concurrentes.Prácticas sobre el simulador VeriBest: • • Simulación de modelos con varios procesos. Simulación de modelos estructurales.

Apéndices: • • Modelo de Simulación de una jerarquía de diseño. Sentencias secuenciales y concurrentes.

En este capítulo se explican los distintos estilos con que se puede modelar un circuito digital y se presentan los procesos y componentes VHDL. Se muestran los elementosimprescindibles para empezar a realizar modelos del hardware y se enseñan las claves necesarias para comprender cómo la simulación de un modelo VHDL emula el funcionamiento del hardware real. Los ejercicios que se realizan persiguen dos objetivos: por un lado, verificar los conceptos relativos al modelo de simulación del lenguaje, por otro, comprender la interacción de los procesos para representar...