Matematica analitica

CIRCUITOS LÓGICOS DIGITALES (EL59)
Examen Parcial
Ciclo 2013-2
Profesores: Javier Barriga Hoyle, Germaín Cárdenas Zavala
Secciones:
EL41, EL44, TE41
Duración:
170 minutos
Indicaciones:



No se permite el uso de apuntes de clase, material de consulta ni calculadoras.
Prohibido intercambiar materiales.
Resolver las preguntas de manera ordenada y clara. Justificar sus respuestas.1. (4.0 puntos) Marcar verdadero (V) o falso (F) para los siguientes enunciados:
(0.5 puntos c/u)
1.1 Para implementar la función lógica
se necesita un ( V )
decodificador 74LS138 y 5 puertasNAND.
1.2
(F)
.
1.3 La operación 121-57 en complemento a 2 requiere como mínimo 6 bits.

(F)

1.4 El circuito más inmune al ruido es aquel que tiene el menor valor de margen ( F )
de ruido.1.5 Un codificador de 4 entradas genera 24 códigos distintos a la salida.
(V)
1.6 Un multiplexor de 3 entradas de selección puede enrutar hacia la salida ( V )
hasta 23 entradas distintas.
1.7 Uncircuito de 5 entradas y 3 salidas se puede representar por tres funciones ( V )
lógicas de cinco variables.
1.8 El numero -35 en complemento a 2 se representa en hexadecimal de 8 bits ( V )
DD..2. (4.0 puntos) Diseñar un circuito lógico generador de paridad par o impar para datos de 5
bits. El circuito tiene una entrada (SP) para elegir el tipo de paridad (ver figura), si SP=0
se genera unbit de paridad par y si SP=1 se genera un bit de paridad impar.
Por ejemplo, si los bits de datos son 10011 y SP=0 entonces BP=1, en cambio si SP=1
ahora BP=0. Sugerencia: analizar para dos o tresbits y luego generalizar
a0
BP
Bits de a1
a2
datos a3
bit de
a4
Circuito a

diseñar

paridad

Selector SP
de paridad
1

Solución

2

3. (4.0 puntos) Rediseñar el siguientecircuito usando solamente compuertas básicas de dos
entradas:
A
B
C

I0
I1
I2

D

Y0
Y1
Y2
Y3
Y4
Y5

E2

I0
I1
I2

Y6
Y7

X0
X1

Y

F

s0

Y0
Y1
Y2
Y3
Y4
Y5...