Memoria Ram

 ¿Cuál es la frecuencia de acceso de una memoria de acceso aleatorio con un tiempo de acceso de 80 nseg. y un tiempo de ciclo de 100 nseg.?.
fA  1 tC 1   107 Hz 100  10 9 seg Petición de lectura tC tA Información disponible Información restaurada

 Se pretende diseñar un módulo de memoria de 256 palabras de 4 bits. Calcule el número tamaño de los decodificadores con organización: a) 2D.b) 2½D.
a) Decodificador 8 2 8 a 256 Matriz de celdas 28 x 4 8 dirección 24 4 SC R/W ' 4 Dato de entrada 4 Dato de salida SC R/W ' 4 Dato de entrada 4 Dato de salida 4 control 4 control 4 4
Decodificador 4 a 16

b) 4 Decodificador 4 a 16

8 dirección

24

Matriz de celdas 28 x 4

Arquitectura de Computadoras

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Ejercicios de Memoria RAM

 Una de las situaciones más frecuentescon que se encuentra el ingeniero de sistemas digitales es esta: debe diseñar un sistema con unos requerimientos concretos; y los elementos con que cuenta no se ajustan a dichos requerimientos. Si la funcionalidad de los elementos disponibles fuera superior a la requerida, no habría ninguna dificultad añadida en el diseño. El único inconveniente sería estar infrautilizando unos elementos paraunas funciones menos complejas de lo que serían capaces de realizar. Si esta funcionalidad es menor, debe estudiar cómo acoplar varios elementos de un mismo tipo para obtener un elemento con mayores capacidades. Se dispone de circuitos integrados de memoria RAM de 256x4 bits. ¿Cuántos son necesarios para proporcionar una capacidad de memoria de 2048 palabras de 16 bits?.
Estructura de la memoriaprincipal requerida: Bus de direcciones 11 R/W' 2 palabras de 24 bits SC
11

Estructura de los circuitos integrados disponibles: Bus de direcciones 8
R/W '

16

Bus de datos

28 palabras de 22 bits SC

4

Bus de datos

Comenzaremos planteando estas dos ecuaciones: 1)
MP  (Nº de palabras en Memoria Principal )  Nº de filas  * Nº de palabras por circuito integrado

211  Nº defilas  *
2)

28 palabras 211  Nº de filas    23 8 por circuito integrado 2
Longitud de palabra en circuito integrado

Longitud de palabra en Memoria Principal  Nº de columnas  *

2 4bits  Nº de columnas  *

2 2 bits en circuito integrado
7 8 3

 Nº de columnas  

24  22 22

A10 A9 A8 A7 A6 A5 A4 A3 A2 A1A0 11
Bus de direcciones

A7 A6 A5 A4 A3 A2 A1A0 256x4 SC 44 8 256x4 SC 4 4 8 256x4 SC 4 8 256x4 SC 4 4

R/W' 8

R/W' 8

R/W' 8

R/W' 8

256x4 SC

256x4 SC

256x4 4 SC 4

256x4 SC

R/W' 8 A10 A9 A8 D E C O D I F I C A D O R 3a8

R/W' 4 8

R/W' 4 8

R/W' 8

256x4 SC

256x4 SC

256x4 SC

256x4 SC

4

R/W' 8

R/W' 4 8 R/W' 8

R/W' 4 8 R/W' 4 8

R/W' 4 8 R/W' 8

256x4 SC

256x4 SC 256x4 SC

256x4 SC

256x4 SC256x4 SC

4

R/W' 8

256x4 4 SC 4

256x4 4 SC 4

4

R/W' 8

R/W' 8

R/W' 4 8

R/W' 8

256x4 SC

256x4 SC

256x4 SC

256x4 4 SC 4

R/W' 8

R/W' 4 8

R/W' 4 8

R/W' 8

256x4 SC

256x4 SC

256x4 4 SC 4

256x4 SC

R/W' 8 R/W'

R/W' 4 8 8 R/W'

R/W' 4 8 R/W'

R/W' 8 R/W'

256x4 SC

256x4

256x4

256x4 SC

4 8 16

SC 8

SC 8

Bus dedatos

Por no recargar el diagrama, no se han detallado las conexiones de las patillas R/ W . La selección de función debe ser la misma para todos los CIs. Por este motivo, todas las patillas R/ W deben estar conectadas a una línea común. Esta línea es parte del Bus de Control.

Arquitectura de Computadoras

2

Ejercicios de Memoria RAM

 Sea un procesador que dispone de 12 líneas dedirecciones A11-A0. Para la construcción de su unidad de memoria se dispone de módulos de 2K palabras, utilizándose la línea A1 para la selección de cada módulo (A0 es la línea menos significativa). ¿En qué módulos residirán las direcciones hexadecimales C89 y C8A?.
MP  (Nº de palabras en Memoria Principal )  Nº de filas  * Nº de palabras por circuito integrado

212 210  Nº de filas  * ...