Metodologia De La Investigacion

Centro de Enseñanza Técnica Industrial

División de Ciencias Administrativas

Metodología de la Investigación I

TEMA: lenguajes de descripción

TÍTULO: lenguajes de descripción: diferencias entre los lenguajes VHDL y Verilog.

Realizado por: Rodrigo Flores Maldonado

Guadalajara, Jal., de de 2010

super_p01@hotmail.com

INDICE

CUADRO DE ANALISIS DE CONGRUENCIA 17CAPÍTULO I: MARCO CONTEXTUAL 3
|.|. Planteamiento del problema 3
1.2. Justificación 4
1.3. Objetivos 5
1.3.1. Objetivo general 5
1.3.1.1. Objetivos específicos 5
1.4. Hipótesis 6
1.5 Variable 7
1.5.1 Variables independientes 7
1.5.2 Variables dependientes 7

CAPÍTULO II: MARCOTEÓRICO 8
2.1 Marco histórico y antecedentes históricos 8
2.2 Marco de referencias 10
2.3 Marco conceptual 12

CAPÍTULO III: MARCO METODOLÓGICO 13
3.1. Método 13
3.2. Universo, población, muestra y escenario 14
3.3. Recursos 15
3.3.1. Recursos materiales 15
3.3.2. Recursos físicos 15
3.3.3. Recursoshumanos 15
3.4. Cronograma 16

CAPÍTULO I: MARCO CONTEXTUAL
|.|. Planteamiento del problema
Saber cuáles son las diferencias entre estos dos tipos de lenguajes de programación para la programación de circuitos. Para poder decidir al momento de hacer programas en el futuro, cuando tengamos que hacer nuestro proyecto, que lenguaje utilizar y hacernos el trabajo más fácil.1.2. Justificación
En la materia de sistemas digitales estamos viendo el lenguaje de programación VHDL, pero la maestra nos comento que también existen otros lenguajes de programación. La razón por la que decidí investigar este tema es para saber que lenguaje sería más conveniente aprender para la hora que lo tengamos que llevar a cabo en nuestros futuros trabajos, cuando tengamos que programardiversas funciones en nuestro proyecto de titulación.

1.3. Objetivos
Con esta investigación se tratara de explicar y orientar a los que la lean a elegir el mejor lenguaje, más eficiente y fácil de usar a la hora de programar PLD’s
1.3.1. Objetivo general
Conocer que lenguaje es más eficiente a la hora de programar
1.3.1.1. Objetivos específicos
- Conocer los lenguajes de programación queexisten.
- Saber las características de cada uno
- Pedir opiniones de quienes ya los han utilizado.

1.4. Hipótesis
Yo pienso que las principales diferencias entre los lenguajes VHDL y Verilog es la finalidad de la programación del circuito, también pienso que es diferente en las palabras reservadas y el lenguaje utilizado. Ya que en la mayoría de los lenguajes de programación, ala hora de hacer un programa, nos encontramos que la estructura o método es el mismo, solo que varían en ciertas palabras o formas de escribirlo.

1.5 Variable
Las variables de mi tema son las siguientes. Los lenguajes de descripción, programación, VHDL y Verilog, el propósito, circuito, palabras reservadas.

1.5.1 Variables independientes:
VHDL, ya que no depende de nadie, es un lenguaje dedescripción, pero no es un tipo de lenguaje que se desprenda de algún otro.
Verilog, ya que no depende de nadie, es un lenguaje de descripción, pero no es un tipo de lenguaje que se desprenda de algún otro.
Circuito, esta no depende de nadie, ya que es lo que se desea hacer o programar.
Lenguajes de descripción, ya que es el que vamos a utilizar, pero es independiente uno de otro, solo seelegirá cual usar.
1.5.2 Variables dependientes
Palabras reservadas, estas dependen del tipo de lenguaje descriptivo se vaya a usar.

CAPÍTULO II: MARCO TEÓRICO
2.1 Marco histórico y antecedentes históricos
HISTORIA DEL LENGUAJE VERILOG
A finales de 1980, los diseñadores comenzaron a dejar de utilizar lenguajes de propietarios como el “n dot”, Hilo y Verilog avanzaron hacia el Standard H.D.L...