microcontroladoresiienc tema2 110224200610 phpapp02 1
MICROCONTROLADORES II
INTERRUPCIONES Y
TEMPORIZADORES
TEMA 2
PROF. LUIS ZURITA
(PIC16F84) CAUSAS DE INTERRUPCIÓN
IUT Cumaná
1. Activación del pin RB0/INT
2. Desbordamiento del TMR0
3. Cambio de estado de una de los 4 pines de más peso
(RB7:RB4) del puerto B
4. Finalización de la escritura en la EEPROM de datos
REGISTRO INTCON
Prof. Luis Zurita
Microcontroladores IIINTERRUCCIONES PIC16F87X
CLÁSICAS PIC16F84
IUT Cumaná
NUEVAS
GIE PEIE TOIE INTE RBIE TOIF INTF RBIF
PIE1
PSPI
E
ADIE
RCIE
TXIE
PIR1
SSPIE
CCP1IE
PIE2
---
Prof. Luis Zurita
0
---
EEIE
TMR2IE
TMR1I
E
PIR2
BCLIE
--
--
CCP2IE
Microcontroladores II
REGISTRO PIE1
R/W-0
PSPIE
Bit 7
R/W-0
ADIE
R/W-0
RCIE
R/W-0
TXIE
R/W-0
SSPIE
R/W-0
CCP1IE
IUT Cumaná
R/W-0 R/W-0
TMR2IE TMR1IE
Bit 0bit 7: PSPIE: bit de habilitación de interrupción por lectura / escritura en
el Puerto Paralelo Esclavo. Para los modelos de 40 pines.
1 = Habilita la interrupción por lectura/escritura en el PSP
0= inhabilita la interrupción por lectura/escritura en el PSP
bit 6: ADIF: bit de habilitación de interrupción por finalización de la
conversión A/D.
1 = Habilita la interrupción del convertidor A/D
0 =Inhabilita la interrupción del convertidor A/D
bit 5: RCIE: bit de habilitación de interrupción en recepción por el
USART, cuando se llena el buffer.
1 = Habilita interrupción por recepción en el USART
0 = Inhabilita interrupción por recepción en el USART
Prof. Luis Zurita
Microcontroladores II
REGISTRO PIE1
IUT Cumaná
bit 4: TXIE: bit de interrupción al transmitir por el USART, cuando se vacíael
buffer.
1 = Habilita la interrupción de transmisión por el USART
0 = Inhabilita la interrupción de transmisión por el USART
bit 3: SSPIE: bit de habilitación de interrupción por el Puerto Serie Síncrono
(SSP)
1= Habilita la interrupción del SSP
0= Inhabilita la interrupción del SSP
bit 2: CCP1IE: bit de habilitación de interrupción del módulo CCPI cuando se
produce una captura o unacomparación.
1= Habilita la interrupción del CCPI
0= Inhabilita la interrupción del CCPI
bit 1: TMR2IE: bit de habilitación de interrupción por desbordamiento de
TMR2 que está emparejado con el registro PR2 (92h)
1= Habilita la interrupción por desbordamiento de TMR2 emparejado a
PR2
0= Inhabilita la interrupción de TMR2 emparejado a PR2
bit 0: TMR1IE: bit de habilitación de interrupción por desbordamientodel
Prof. Luis
Zurita
Microcontroladores II
TMRI
REGISTRO PIE2
U
--Bit 7
0 R/W
0
0U
---
0 R/W
EEIE
0 R/W
BCLIE
0U
--
IUT Cumaná
0U
--
0 R/W
CCP2IE
Bit 0
bit 7: No implementado: se lee como “0’
bit 6 Reservado, Mantiene este bits a cero
bit 5: No implementado: se lee como “0”
bit 4: EEIE: Habilita la interrupción por escritura en la EEPROM de datos
1= Habilita la interrupción por escriturade la EEPROM de datos
0 =Deshabilita la interrupción por escritura en la EEPROM de datos
bit 3: BCLIE: Habilita la interrupción por colisión en el bus SSP cuando dos o más
maestros tratan de transferir al mismo tiempo.
1 = Habilita la interrupción por colisión de bus SSP
0 = Deshabilita la interrupción por colisión en el bus SSP.
bit 2-1 No implementados, se leen como “0”
bit 0: CCP2IE: Habilitala interrupción del modulo CCP2
1 = habilita la interrupción de CCP2
0 = inhabilita la interrupción de CCP2
Prof. Luis Zurita
Microcontroladores II
PC<12:0>
IUT Cumaná
CALL, RETURN
RETFIE, RETLW
Nivel 1 de la Pila
13
Nivel 2 de la Pila
………………
Nivel 8 de la Pila
Vector de Reset
0000h
………………
Vector de Interrupción
Página 0
Página 1
Página 2
Página 3
0004h
0005h
07FFh
0800h
0FFFh
1000h17FFh
1FFh
INTERRUPCIONES EN LENGUAJE C
IUT Cumaná
Ventajas de usar las directivas de interrupciones
El compilador genera el código necesario para saltar
a la función que va tras esta directiva en el momento de
la interrupción.
También genera el código para salvar al principio y
restituir al final el contexto (salvar y restaurar el
entorno), y borrará el flag que se activó con la
interrupción....
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