Multiplicador

Celda Compacta para la Construcción de Multiplicadores Paralelos Basada en Compuertas Flotantes.
Luis F. Cisneros Sinencio , Juan J. Yánez Macías y Alejandro Diaz Sánchez lufocisi@hotmail.com jyanez@susu.inaoep.mx mailto:adiazsan@inaoep.mx

Resumen.- Este documento presenta la realización de una celda básica para su empleo en multiplicadores de tipo paralelo. La celda propuesta esta construidacon solo dos comparadores lógicos basados en compuertas flotantes. El número reducido de transistores empleados hacen de esta una aplicación apropiada para alta velocidad sin necesidad de sacrificar capacidad de integración o requerir de consumos de potencia muy elevados.

donde PT es el bit de salida y Pk el producto parcial o sumando. Se ejemplificara el uso de la celda propuesta mediante unmultiplicador de 4 X 4 bits. Para este caso, la expresión anterior se expande a
X3 Y3 X2 Y2 X1 Y1 X0 Y0

X 3Y 0 X 2Y 0 X1Y 0 X 0Y 0 X 3Y1 X 2Y1 X1Y1 X 0Y1 X 3Y 2 X 2Y 2 X1Y 2 X 0Y 2 X 3Y 3 X 2Y 3 X1Y 3 X 0Y 3 P7 P6 P5 P4 P3 P2 P1 P0

Introducción La popularidad de aplicaciones basadas en compuertas flotantes ha tenido un crecimiento importante. El impacto de este nuevo estilo de diseño haafectado tanto a la electrónica digital como analógica. Un ejemplo de esto es la aplicación de compuertas flotantes para la construcción de multiplicadores digitales. Se han presentado varias propuestas de compuertas digitales basadas en compuertas flotantes. Lo anterior es posible aprovechando la propiedad de transferencia de carga de los capacitores. Esta propiedad permite la suma de señales devoltaje. En este trabajo se propone una celda para la construcción de multiplicadores paralelos Multiplicadores Paralelos Un multiplicador paralelo esta basado en la evaluación de los productos de manera parcial y en la acumulación de los productos parciales desplazados. Esto puede ser representado en forma matemática para enteros binarios sin signo con la siguiente relación [1]

La siguientefigura muestra el arreglo que realiza la función de la celda básica para un multiplicador paralelo

este arreglo implementado para el multiplicador de 4 X 4 bits de ejemplo será como sigue

PT =

m+ n−1 k =0

∑P 2
k

k

1
SEGUNDO CONGRESO NACIONAL DE ELECTRONICA 24, 25 Y 26 DE SEPTIEMBRE DEL 2002 CENTRO DE CONVENCIONES WILLIAM O. JENKINS PUEBLA, PUE. MEXICO

Se puede apreciar que laobtención del acarreo se hace con un solo bloque, mientras que la suma requiere de dos. Esto representa el doble de retardo para la suma comparado con el acarreo. Como el multiplicador paralelo requiere que ambas salidas tengan un retardo de propagación tan semejante como sea posible, se puede agregar otra etapa comparadora como retardo. El diseño de los comparadores utilizados se realizo de lasiguiente manera. Primeramente se busco un espejo de corriente que tuviera una buena respuesta en cuanto a velocidad. El circuito utilizado para la medición de la velocidad de respuesta del espejo (figura 4) nos permite determinar las dimensiones más apropiadas midiendo el retardo en la resistencia de carga de un pulso aplicado con una fuente de corriente.

Este tipo de multiplicadores tiene ladesventaja de un tiempo de retardo bastante largo debido a la cantidad de celdas básicas en serie. Este tipo de celdas deben tener aproximadamente el mismo tiempo de retardo para el acarreo como para la propagación de la suma. La combinación de multiplicadores paralelos con otro tipo de estructuras como carry select adder puede resultar en una buena respuesta en cuento a velocidad para operaciones degran número de bits. Descripción del Circuito Para implemementacion de la celda básica mencionada es necesario utilizar una función AND para realizar la multiplicación de las dos entradas, y dos XOR para obtener la suma de propagación y otra AND para obtener el acarreo. Se propuso la obtención de las señales mencionadas con el empleo de dos comparadores con compuertas flotantes. El diagrama...