P0s_Micro_15_2

UNIVERSIDAD NACIONAL
MAYOR DE SAN MARCOS
Decana de América
FACULTAD DE INGENIERÍA DE
SISTEMAS E INFORMATICA

ARQUITECTURA DE COMPUTADORAS
Mg. JUAN CARLOS GONZALES SUAREZ
2015-II

Computadora Alambrada - Hardwired
Unidad de
Entrada

Circuito Secuencial
de Proceso y
Almacenamiento

Unidad de
Salida

Modelo de Von Newman
* Computador con
Programa almacenado

Memoria
Principal
Unidad Central
deProceso

* Implica dos ciclos o estados
en el procesamiento de ordenes.

F

E

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Bloques principales de una Computadora
ROM: UVPROM, FLASH-EPROM.
RAM: SRAM, DRAM, DDR.

Unidad de Memoria

Unidad de
Entrada
Teclado
Mouse
Lector de CD/DVD
Scanner
Micrófono
Disco Duro/Flexible

Unidad de Proceso

Unidad de Control

Unidad de
Salida
MonitorModem
Printer
Grabador de CD/DVD
Parlantes
Disco Duro/Flexible

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

+5V

GND

BUS DE DIRECCIONES
A15...A8
A15...A0

X1
X2

BUS DE DATOS/DIREC
DATOS
AD7...AD0
D7... D0

CLK OUT
RESET IN
READY
SID
SOD
TRAP
RST 7.5
RST 6.5
RTS 5.5
INTR

8085

HLDA
HOLD
S0
S1
IO/ ¬M
ALE
RD
WR
INTA
RESET OUT
Arquitectura de Computadoras
Mg. Juan Carlos GonzalesSuárez

Control de Interrupc.

Control I/O Serie.

Internal Data Bus
Acumulador

Temporal

ALU

Reg de instruc.

Decodificador
de instrucciones

Buffer
Datos
Reg B

Reg C

Reg D

Reg E

Reg H

Reg L

Datos

Puntero de Pila
Contad de Program
Increm / Decrem
Latch Dirección

Flags

Control de Reloj
8085 CPU

Buffer
Direc.

Direc.

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

SInterfase
De
Memoria

4

ES

2
1

DS

Unidad de Ejecucion
y
Control de Sistema

IP

De Bus

AH

Ejecucion

Queue

SS

Interfase

De

3

CS

Unidad

Unidad

Instruction

8088
CPU

AL

BH

BL

CH

CL

DH

DL
SP
BP

ALU

FLAGS

SI
DI

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

-BHE
A16-A19

-LOCK

AD15-AD0

-TEST
QS0, QS1

-RD, -WR
DT/-R, -DEN, ALE

-S2, -S1, -S0

ES
CS

Unidad deInterface de Bus

SS
DS
IP

AH

AL

BH

BL

CH

CL

DH

DL

GND,VCC

Control

MN/MX

&

READY

Timing

RESET
CLK

ALU
(16 bits)

Flags

SP
BP
SI
DI

Cola de
instruc.
(6 Bytes)

8086 CPU

INTA
INT
NMI
-RQ/GT 0,1

HLDA
HOLD

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

80286 Pipelined Microarchitecture
Address formed in 1 clock

ADDRESS
UNIT
Effective
Address
Operands

EXECUTION
UNIT

6Byte Prefetch queue

Real Adresses

Data

Instructions

Up to 3 Instructions
Pre-coded

Address

BUS
UNIT

Data

Code
Bytes

INSTRUCTION
UNIT

8 MB/s
Transfer rate
at 8 MHz
clock

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

80386 Pipelined Microarchitecture
Execution Unit

Segment Unit

Page Unit

Registers

Segment
Register
and Cache

Traslation
Lookaside
Buffer

SegmentTranslator

Page
Translator

Barrel Shifter
Multiply/Divide

ALU

Bus Unit

Decoder

Prefetch
Queue

Instruction
Queue

Prefetcher

Decode
Unit

Prefetch
Unit

Bus
Interface

Address
Data
Control

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

80486DX2

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Pentium MMX

Arquitectura de Computadoras
Mg. Juan Carlos GonzalesSuárez

Motorola 68060

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

MicroSPARC

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Power
PC 601

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

AMD K7

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Intel Core2 Duo

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

MicroprocesadorCell

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Arquitectura del Sistema Bàsico 8086/88

Canal de direccion
8086
U
8088

Canal de datos

Canal de control

A19... A0

88: D0.... D7
O
86: D0....D15

A la
Memoria
y E/S

-RD, -WR,
IO/-M

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Suárez

Memoria LOGICA

80386DX
80486
80286
80386SX

8086
8088

FFFFFFFF
FFFFFFFE...