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Metodología de diseño y lenguaje VHDL
Joan David Diaz Hernandez COD. 20082072014

abstract in this paper we address issues of system design
and programming language ELECTRONIC VHDL
I. I NTRODUCCIÓN
I-A. El lenguaje VHDL
es el acrónimo que representa la combinación de VHSIC
y HDL, donde VHSIC es el acrónimo de Very High Speed
Integrated Circuit y HDL es a su vez el acrónimo deHardware
Description Language. Es un lenguaje definido por el IEEE
(Institute of Electrical and Electronics Engineers) (ANSI/IEEE
1076-1993) usado por ingenieros para describir circuitos digitales. Otros métodos para diseñar circuitos son la captura
de esquemas (con herramientas CAD) y los diagramas de
bloques, pero éstos no son prácticos en diseños complejos.
Otros lenguajes para el mismopropósito son Verilog y ABEL.
Aunque puede ser usado de forma general para describir
cualquier circuito se usa principalmente para programar PLD
(Programable Logic Device - Dispositivo Lógico Programable), FPGA (Field Programmable Gate Array), ASIC y similares.
I-B. El lenguaje de descripción de hardware VHDL
A mediados de la década de 1980. el Departamento de
Defensa de Estados Unidos (DaD.Oepartmcnt of Defense) y el
IEEE patrocinaron el desarrollo de un lenguaje de descripción
de hardware de allá capacidad denominado VHDL El lenguaje
arranco las siguientes características. que todavía tiene:
Los diseños pueden descomponerse jerárquica mente.
Cada elemento de diseño tiene tanto una interfaz bien
definida (paro. conectarla a otros elementos) como una
especificación de comportamientoprecisa (para simularla).
Las especificaciones de comportamiento pueden utilizar
ya sea un algoritmo O bien una estructural de hardware
real para definir la operación de un elemento. Por ejemplo. un elemento puede ser definido inicialmente por un
algoritmo. para permitir la verificación del diseño de
elementos de mayor nivel que utiliza; posteriormente.
la definición algorítmica puede serreemplazada por una
estructural de hardware.
La concurrencia. temporización y señales de reloj puede
ser todas modeladas. VHDL maneja estructuras de circuitos secuenciales asincrónicos además de sincronicas.
La operación lógica y comportamiento de temporización
de un diseño pueden simularse. De este modo, VHDL
comenzó como un lenguaje de modelado y documentación. permitiendo que el comportamiento dediseños de sistemas digitales fuera especificado y simulado
con precisión.

I-C.

Concepto de herramientas CAD-EDA

En su sentido mas moderno, CAD (diseño asistido por ordenador, del ingles Computer Aided Design) significa proceso de
diseño que emplea sofisticadas técnicas gracias de ordenador,
apoyadas en paquetes de software para ayuda en los problemas
analíticos, de desarrollo, de coste yergonómicos asociados
con el trabajo de diseño. En principio, el CAD es un termino
asociado al dibujo como parte principal del proceso de diseño,
sin embargo, dado que el diseño incluye otras fases, el termino
CAD se emplea tanto como para el dibujo, o diseño gráfico,
como para el resto de herramientas que ayudan al diseño
(como la comprobación de funcionamiento, análisis de costes,
etc.),el impacto de las herramientas de CAD sobre el proceso
de diseño de circuitos electrónicos y sistemas procesadores es
fundamental. No solo por la adicion de interfaces gráficas para
facilitar la descripción de esquemas, sino por la inclusión de
herramientas, como los simuladores, que facilitan el proceso
de diseño y la conclusión con éxito de los proyectos.
El diseño hardware tiene unproblema fundamental, que
no existe, por ejemplo, en la producción del software. Este
problema es el alto coste del ciclo diseño- proteccionistavuelta a empezar, ya que el coste del prototipo suele ser, en
general, bastante elevado. Se impone la necesidad de reducir
este ciclo de diseño para no incluir la fase de protonotario mas
que al del proceso, evitando as la repetición de varios prototipos...