practica cmos

Antonio Roncero Villegas
David Martín Nievas

PRÁCTICA 4
Puertas lógicas MOS

Antonio Roncero Villegas
David Martín Nievas

1. Inversor NMOS con carga resistiva

0

Antonio RonceroVillegas
David Martín Nievas

Figura 2.1 Gráfica de cómo buscar los tiempos tpHL, tpLH, tr y tp
Donde :
-

tpHL= Tiempo de retardo de propagación de la puerta para una transición alta a baja (H→L)de V0
tpLH= Tiempo de retardo de propagación de la puerta para una transición baja a alta (L→H) de V0
tr= tiempo de subida
tf = tiempo de bajada
NMH: Margen de ruido alto(NMH=VOH-VIH)
NML:Margen de ruido bajo (NML=VOL-VIL)

Inversor NMOS con carga resistiva
6.00
5.00

VI (V)

4.00
3.00
VO/VI

2.00
1.00
0.00
-1.00

0.00

1.00

2.00

3.00

4.00

5.00

VO(V)Figura 3.1 Gráfica de Inversor NMOS con carga resistiva

Por medio de la gráfica (Figura3.1), podemos deducir que la relación entre Vo con Vi se
produce un cambio relativamente rápido de estado altoal estado bajo y viceversa,
teniendo un pequeño margen de cambio, que es lo que nos interesa para un
funcionamiento de puerta lógica, aunque este diseño sigue siendo alto este margen.

AntonioRoncero Villegas
David Martín Nievas

Figura 4.Osciloscopio de Inversor NMOS con carga resistiva

Antonio Roncero Villegas
David Martín Nievas

2. Inversor NMOS con carga de enriquecimientoAntonio Roncero Villegas
David Martín Nievas

Inversor NMOS con carga de
enriquecimiento
3.50
3.00
Vo(V)

2.50
2.00
1.50

V0/Vi

1.00
0.50
0.00
0.00

1.00

2.00

3.00

4.005.00

Vi(V)

Figura 5 Gráfica de Inversor NMOS con carga de enriquecimiento

Por medio de la gráfica (Figura5), podemos deducir que la relación entre Vo con Vi se,
produce un margen muyamplio para el cambio y un estado de nivel alto a nivel bajo y
viceversa muy lento en el tiempo como nos indica V0 respecto el tiempo en la Figura 6. Este
diseño no sería muy recomendable para...