practica de decodificadoir

TITULO DE LA PRACTICA:
Manejo de buses de datos en un FPGA –decodificador
ASIGNATURA:
Sistemas Digitales II
Alumno:
UNIDAD TEMATICA:
II.- Circuitos combinacionales
FECHA DE REALIZACIÓN:NUMERO DE PARTICIPANTES RECOMENDABLE:
1
ELABORO:
Miguel Ángel Martínez
DURACION :
4 Hrs.
LUGAR:
Laboratorio de Electrónica
REVISO:

CARRERA:
TSU en Mecatrónica
REVISION:
1
2
3
4OBJETIVO:
Implementar buses de datos en un FPGA mediante VHDL







MARCO TEÓRICO:
INVESTIGAR:
- Manejo de buses de datos en un FPGA.
- Uso de downto, to en la definición de datos en VHDL- Procesos en VHDL.

DESCRIPCIÓN DE LA PRÁCTICA:
Mediante un proceso y el uso de buses de datos en VHDL, el alumno implementará un decodificador de binario a decimal en un FPGA.

MATERIAL:
1PC (con software Quartus II y driver USB Blaster)
1 tarjeta DE0 de Terasic

PRERREQUISITOS:
- Conocimiento de sistemas numéricos y displays de 7 segmentos.
- Conocimiento de decodificadores.
-Procesos en VHDL y su implementación en FPGA.
- Uso del software Quartus II para la elaboración de proyectos y programación de FPGAs.
PROCEDIMIENTO:
Complete la siguiente tabla para implementar enel FPGA un decodificador de binario a decimal.
(En la tarjeta DE0 se tienen displays tipo ánodo común, sus segmentos encienden con “ceros”)
Bin

Display HEX1
Display HEX0
DCBA
En Displayssegs(0)
segs(1)
segs(2)
segs(3)
segs(4)
segs(5)
segs(6)
segs(7)
segs(8)
segs(9)
segs(10)
segs(11)
segs(12)
segs(13)
0000
“00”
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0001
“01”
0
0
00
0
0
1
1
0
0
1
1
1
1
0010















0011















0100















0101















01100111















1000















1001















1010















1011















1100...