Practica sistema digitales
Páginas: 10 (2324 palabras)
Publicado: 27 de octubre de 2014
PRIMERA ACTIVIDAD EVALUABLE
1:Asignatura:FUNDAMENTOS de SISTEMAS DIGITALES
2:Título de la Actividad:
Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional
3:Datos personales:
- Nombre y Apellidos:
- DNI:
- Centro asociado:
4:Código de la actividad que le ha correspondido realizar: FILENAME A-E-1_036-1_2
5:Enunciado.
Enunciado FILENAMEA-E-1_036-1_2
Disponemos de una palabra de 4 bits (P3, P2, P1 y P0) y de una señal adicional, x, con las que queremos controlar el funcionamiento de una Unidad Aritmético Lógica, pero la programación de la ALU no depende directamente de estas señales sino de la paridad o no de la palabra junto con el valor “0” o “1” de la variable x. Así, el criterio para controlar las operaciones que realiza laALU sobre las 2 palabras de 4 bits [A(A3, A2, A1, A0) y B(B3, B2, B1, B0)] es el siguiente:
a)Si la palabra es par y x=1, la ALU hace la operación aritmética sin acarreo .
b)Si la palabra es par y x=0, la ALU hace la operación lógica .
c)Si la palabra es impar y x=1, la ALU hace la operación aritmética con arrastre .
d)Si la palabra es impar y x=0 entonces la ALU debe ponerse a 0.
Diseñeel circuito del codificador y úselo para controlar las operaciones de la ALU que se han especificado.
SOLUCIÓN:
6:Diseñe los distintos bloque funcionales y explique los pasos seguidos en cada bloque.
Se han diseñado dos bloques funcionales para la resolución del mismo.
El primer bloque consiste es un comparador de una palabra de 4 bits, haciendo su tabla de verdad y simplificando elresultado obtenido es un bit de salida (D2) con cuatro de entrada (P0, P1, P2, P3). Hay un paso intermedio que es la comparación de paridad de los dos primeros bits de la palabra (P0 y P1) con un una puerta XOR resultando un D0. Del mismo modo se hace con los dos segundos bit (P3 y P4) con una puerta XOR resultando D1. Con D0 y D1 son las entradas de otra puerta XOR resultando D2. Cuando D2 es 0 lapalabara es par y en caso contrario es impar. A partir de este momento se hará referencia a este primer bloque como “Bloque funcional de paridad”
En el segundo bloque se establecen como entradas la salida del bloque anterior (“Bloque funcional de paridad”) y una señal X, las salidas de este bloque son las entradas necesarias para la ALU (S0, S1, S2, S3, M, Cn). Haciendo la tabla de verdad a primeravista se pueden observar las siguientes conclusiones:
S2 es simplemente el valor de X
S0 y M comparten su tabla de verdad con lo que sólo hay que implementarlo una vez y conectarlo con dichas salidas, siendo esta el inverso de X
7:Presente los esquemas de cada uno de los bloques funcionales por separado y el del circuito completo.
En este punto se presentan dos esquemas, uno para cadabloque funcional.
“Bloque funcional de paridad”
“Bloque funcional de control de la ALU”
A continuación se representará todo el conjunto.
8:Especifique los parámetros de los componentes utilizados.
Para el “Bloque funcional de paridad” se han empleado puertas XOR y señales de reloj con los siguientes tiempos en los pulsos:
P0: 1us
P1: 2us
P2: 4us
P3: 8us
Para el “Bloquefuncional de control de la ALU” se han empleado puertas AND, OR y NOT además de una señal de reloj con el siguiente pulso:
P: 1us
X: 2 us
Para la simulación del circuito completo se han utilizado 4 señales más de reloj para las dos bit menos significativos de A y B, siendo estos sus pulsos:
P: 1us
X: 2 us
A0: 4us
A1: 8 us
B0: 16us
B1: 32us
9:Represente el cronograma del funcionamientodel circuito completo (debe representar todas las señales de entrada, control y salida).
A continuación se muestran los cronogramas de los bloques y del circuito completo.
“Bloque funcional de paridad”
“Bloque funcional de control de la ALU”
Todo el circuito incluyendo la ALU y sus salidas.
10:Tabla de verdad práctica (obtenida a partir del cronograma).
“Bloque...
1:Asignatura:FUNDAMENTOS de SISTEMAS DIGITALES
2:Título de la Actividad:
Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional
3:Datos personales:
- Nombre y Apellidos:
- DNI:
- Centro asociado:
4:Código de la actividad que le ha correspondido realizar: FILENAME A-E-1_036-1_2
5:Enunciado.
Enunciado FILENAMEA-E-1_036-1_2
Disponemos de una palabra de 4 bits (P3, P2, P1 y P0) y de una señal adicional, x, con las que queremos controlar el funcionamiento de una Unidad Aritmético Lógica, pero la programación de la ALU no depende directamente de estas señales sino de la paridad o no de la palabra junto con el valor “0” o “1” de la variable x. Así, el criterio para controlar las operaciones que realiza laALU sobre las 2 palabras de 4 bits [A(A3, A2, A1, A0) y B(B3, B2, B1, B0)] es el siguiente:
a)Si la palabra es par y x=1, la ALU hace la operación aritmética sin acarreo .
b)Si la palabra es par y x=0, la ALU hace la operación lógica .
c)Si la palabra es impar y x=1, la ALU hace la operación aritmética con arrastre .
d)Si la palabra es impar y x=0 entonces la ALU debe ponerse a 0.
Diseñeel circuito del codificador y úselo para controlar las operaciones de la ALU que se han especificado.
SOLUCIÓN:
6:Diseñe los distintos bloque funcionales y explique los pasos seguidos en cada bloque.
Se han diseñado dos bloques funcionales para la resolución del mismo.
El primer bloque consiste es un comparador de una palabra de 4 bits, haciendo su tabla de verdad y simplificando elresultado obtenido es un bit de salida (D2) con cuatro de entrada (P0, P1, P2, P3). Hay un paso intermedio que es la comparación de paridad de los dos primeros bits de la palabra (P0 y P1) con un una puerta XOR resultando un D0. Del mismo modo se hace con los dos segundos bit (P3 y P4) con una puerta XOR resultando D1. Con D0 y D1 son las entradas de otra puerta XOR resultando D2. Cuando D2 es 0 lapalabara es par y en caso contrario es impar. A partir de este momento se hará referencia a este primer bloque como “Bloque funcional de paridad”
En el segundo bloque se establecen como entradas la salida del bloque anterior (“Bloque funcional de paridad”) y una señal X, las salidas de este bloque son las entradas necesarias para la ALU (S0, S1, S2, S3, M, Cn). Haciendo la tabla de verdad a primeravista se pueden observar las siguientes conclusiones:
S2 es simplemente el valor de X
S0 y M comparten su tabla de verdad con lo que sólo hay que implementarlo una vez y conectarlo con dichas salidas, siendo esta el inverso de X
7:Presente los esquemas de cada uno de los bloques funcionales por separado y el del circuito completo.
En este punto se presentan dos esquemas, uno para cadabloque funcional.
“Bloque funcional de paridad”
“Bloque funcional de control de la ALU”
A continuación se representará todo el conjunto.
8:Especifique los parámetros de los componentes utilizados.
Para el “Bloque funcional de paridad” se han empleado puertas XOR y señales de reloj con los siguientes tiempos en los pulsos:
P0: 1us
P1: 2us
P2: 4us
P3: 8us
Para el “Bloquefuncional de control de la ALU” se han empleado puertas AND, OR y NOT además de una señal de reloj con el siguiente pulso:
P: 1us
X: 2 us
Para la simulación del circuito completo se han utilizado 4 señales más de reloj para las dos bit menos significativos de A y B, siendo estos sus pulsos:
P: 1us
X: 2 us
A0: 4us
A1: 8 us
B0: 16us
B1: 32us
9:Represente el cronograma del funcionamientodel circuito completo (debe representar todas las señales de entrada, control y salida).
A continuación se muestran los cronogramas de los bloques y del circuito completo.
“Bloque funcional de paridad”
“Bloque funcional de control de la ALU”
Todo el circuito incluyendo la ALU y sus salidas.
10:Tabla de verdad práctica (obtenida a partir del cronograma).
“Bloque...
Leer documento completo
Regístrate para leer el documento completo.