Practica

UNIVERSIDAD TECNOLOGICA NACIONAL
FACULTAD REGIONAL RIO GRANDE
CATEDRA ELECTRONICA APLICADA 1 Autor: Profesor Titular: Ingeniero Mondo Jorge Luis *8,$'(75$%$-235$&7,&21ƒ 4

ANEXO PROBLEMAS PARA RESOLVER CON SPICE
Objetivo del anexo: se presentan simulaciones con SPICE para el estudiante del curso de EA 1, UHODFLRQDGDVFRQHO731ƒDPRGRGHHMHPSOR\D\XGDLQWURGXFWRULDDOSURJUDPDFRPSOHPHQWRGHOD brindada por el Ayudante de TP),

Luego el alumno con esta gu’a deEHUiUHSHWLUORVFLUFXLWRVGHO731ƒ\VLPXODUORV todos con el programa SPICE.
Se compararan los resultados de las mediciones efectuadas en el laboratorio y las calculadas te—ricamente y se sacaran conclusiones con respecto a los obtenidos en este anexo. Las mismas deber‡n ser agregadasDOLQIRUPHSULQFLSDOGHO731ƒEDMRHOWtWXOR6,0 8/$&,Ï1&2163,&( (-(5&,&,21ƒ Objetivo del ejercicio: 1. Dibujar las curvas caracter’sticas de salida de un transistor JFET canal n. · Abrir Schematics desde el icono haciendo clic izq. · Dibujar los componentes del circuito trazador de curva, con los componentes del cuadro Get Recent Part en la barra de herramientas, utilizando la flecha para el scroll se puedenencontrar los componentes que han sido utilizados recientemente de lo contrario seguir el procedimiento del Anexo SPICE TP 1, buscando Get New Part y en las librer’as el componente buscado. Por ejemplo para el J2N3819 ser‡ Libraries...-Eval.slb. · Cambiar los valores de los componentes (seguir el procedimiento del Anexo SPICE TP 1) · Cambiar la denominaci—n de los componentes haciendo clic izq.sobre el cuadrito del nombre y cuando se abre el cuadro de dialogo Edit Reference Designator, ed’telo. · Completar el circuito que deber‡ verse como en la siguiente figura.

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Con Edit-Model-Edit Instance Mode (text), luego de se–alar el transistor llegamos a la siguiente tabla.

· · ·

·
·

·

El par‡metro Vto=-3, define a la tensi—n de estrangulamiento de manera que VGS = Vp = -3V y 2el par‡metro Beta est‡ definido como Beta = IDSS / |Vp| .por lo tanto IDSS ser‡ 11,74 mA, para el Beta del cuadro anterior Definir la simulaci—n haciendo barrer la VDD (seguir el procedimiento del Anexo SPICE TP1) Luego de indicar valor inicial 0, valor final 10V, y pasos de 0.01V; hacer clic izq. en Nested Step se abre el cuadro de dialogo DC Nested Step, este comando habilita un barridoanidado, consiste en definir una variable anidada que cambia para cada valor del barrido de la variable principal por lo tanto se repite la operaci—n para hacer el barrido anidado de VDD con VGG, esta se indica en Name, como antes Voltaje Source, Linear y el valor inicial lo calculamos en 0V, el final en ±5V para asegurarnos ver el valor de corte del transistor. Los incrementos son de ±1V. No olvidar demarcar el cuadro Enable Nested Sweep. Antes de salir del An‡lisis Setup. Desde el icono para el an‡lisis o desde la tecla de acceso r‡pido F11, hacemos la simulaci—n. La simulaci—n presenta el siguiente archivo de salida.

**** 10/18/100 22:21:16 ******** NT Evaluation PSpice (July 1997) ************ * C:\Mis documentos\EJ1_anexoSPICE4.sch **** CIRCUIT DESCRIPTION********************************************************************** ******** * Schematics Version 8.0 - July 1997 * Wed Oct 18 22:21:15 2000 ** Analysis setup ** .DC LIN V_VDD 0 10 0.01 + LIN V_VGG 0 -5 -1 .OP * From [SCHEMATICS NETLIST] section of msim.ini: .lib nom.lib

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.INC "EJ1_anexoSPICE4.net" **** INCLUDING EJ1_anexoSPICE4.net **** * Schematics Netlist * V_VGG J_J1 V_VDD $N_0001 0 0V $N_0002 $N_0001 0J2N3819 $N_0002 0 10V

**** RESUMING EJ1_anexoSPICE4.cir **** .INC "EJ1_anexoSPICE4.als" **** INCLUDING EJ1_anexoSPICE4.als **** * Schematics Aliases * .ALIASES V_VGG J_J1 V_VDD .ENDALIASES VGG(+=$N_0001 -=0 ) J1(d=$N_0002 g=$N_0001 s=0 ) VDD(+=$N_0002 -=0 )

**** RESUMING EJ1_anexoSPICE4.cir **** .probe .END _ **** 10/18/100 22:21:16 ******** NT Evaluation PSpice (July 1997) ************ * C:\Mis...